* 자기 정렬 제작 방식(Self-aligned Fabrication): 다양한 자기 정렬 방식 중 대표적인 사례로, 멀티 패터닝 기술을 들 수 있다. 기존 UV 파장으로는 만들 수 없는 작은 패턴을 만드는 패터닝 방식으로 스페이서(게이트 단자의 사면을 둘러싼 절연막[참고기사])와 하드 마스크(식각 시 마진 부족으로 인해 감광액(Photoresist)만으로는 하부층을 식각하기 어려워, 감광액(증착 전 사용하는 물질)을 사용한다. 이는 SADP(Self-Aligned Double Patterning)로 불리는 멀티 패터닝 형태를 통해 후속 단계에서 스페이서와 하드 마스크가 자체 정렬되어 패턴 수를 두 배로 늘리고, SAQP(Self-Aligned Quadruple Patterning)를 통해 패터닝을 한 번 더 수행하여 패턴 수를 네 배로 늘리는 과정을 거친다.

AS-ALD 기술을 활용한 선택적 박막 증착

AS-ALD 기술은 옹스트롬(Angstrom)* 단위의 정밀도로 웨이퍼 표면에 선택된 특정 영역에만 박막 물질을 화학적으로 증착하는 상향식(Bottom-up) 공정이다. 박막이 증착된 영역을 성장 영역(Growth Area), 박막이 증착되지 않아 화학 반응이 일어나지 않는 영역을 비 성장 영역(Non-growth Area)이라고 한다.

우선 AS-ALD의 효과는 박막에 사용되는 화학 물질인 전구체(Precursor)* 설계에 따라 결정된다. 전구체에 따라 반응성과 크기가 다양하고 전구체 분자들과 표면 작용기의 적절한 조합을 통해 표면 반응이 차단되기 때문이다.

* 옹스트롬(Angstrom): 원자 사이의 거리를 측정하는 데 사용되는 길이 단위로 10-10 미터와 같다.
* 전구체(Precursor): 반도체 소자 제조에 사용되는 고순도 기체 또는 액체 재료. 다양한 표면에 흡착되어 박막을 형성할 수 있다.

▲ 그림1. AS-ALD 공정 개요(출처: Parsons et al., Chemistry of Materials)

AS-ALD는 패터닝 공정에서 노광 공정 수와 독성 시약 사용을 줄여 엣지 배치 오류(Edge Placement Errors, EPE)*를 줄이고 제조 비용을 절감할 수 있다. 또한 AS-ALD는 기존 소자 층을 기준으로 상향식 및 ‘자기 정렬 증착’이 가능해 기존 ALD에서 원자가 균일하게 증착되는 것보다 높은 정밀도와 효율성을 제공한다.

* 엣지 배치 오류(Edge Placement Errors, EPE): 반도체 제조 공정에서 발생하는 패턴의 가장자리 위치 오류. EPE는 패턴의 위치가 설계된 위치와 일치하지 않는 것을 말하며, 이는 반도체 소자의 성능과 신뢰성에 영향을 미칠 수 있다.

ALD 기술의 이해

AS-ALD를 이해하기 위해서는 먼저 ALD[참고기사]를 이해해야 한다. ALD는 반도체 산업에서 널리 사용되는 증착 기술이다. <그림 2>와 같이, 기판 표면에 전구체와 반응물을 번갈아 노출시키고 자체 표면 반응을 통해 뛰어난 균일성과 적합성을 달성해 원자 두께의 초박막 층을 형성한다. 이때, ALD의 ‘자기 제한 표면 반응 (Self-limiting surface reaction)’이 AS-ALD을 위한 핵심 특성이라고 할 수 있다. 즉, 한 번 전구체가 반응한 곳에 새로운 전구체가 반응할 수 없으므로, 스스로 후속 분자 흡착을 제한하여 원자 수준으로 박막의 두께를 조절할 수 있는 방법이다. 즉, 다른 말로는 표면 작용기를 적절히 조절하게 되면, 원하는 영역에는 전구체 흡착 반응으로, 다른 영역에는 전구체 탈착 반응을 달성할 수 있다.

따라서, 이와 같이 표면에서만 반응하는 ALD의 특성은 전구체 또는 반응물을 선택적으로 흡착*시키는 AS-ALD를 가능하게 한다.

* 흡착: 기체, 액체 또는 용해된 고체(흡착질)의 원자, 이온 또는 분자가 고체 표면(흡착제)에 부착되는 현상

▲ 그림 2. ALD 사이클

예를 들어, ALD 공정에서 물을 사용하여 증착된 알루미늄 산화물(Al2O3, 또는 알루미나)은 주어진 공정 온도에서 알루미늄 전구체와 기질에 따라 핵 생성 및 성장 특성이 달라진다. <그림 3>의 알루미늄 전구체 비교를 보면, 표면 반응성 및 피복률*(Surface Lewis Acidity and Coverage rate)은 특정 전구체 및 루이스 산과 염기(Lewis Acids and Bases)*의 반응 크기에 따라 결정된다. 이는 ALD 공정에 적합한 전구체를 선택하는 것이 얼마나 중요한지 시사하는 바이다.

* 루이스 산과 염기(Lewis Acids and Bases): 루이스 산-염기 반응론에 의하면 루이스 산은 전자쌍 수용체이고 루이스 염기는 전자쌍 기증체이다. 따라서 루이스 염기는 루이스 산에 전자 쌍을 기증하여 공유 결합을 갖는 생성물을 만들 수 있다.
* 표면 피복률(Surface Coverage rate): 성질이 서로 다른 두 물질이 맞닿는 경계면의 분자 간 발생되는 상호작용으로 인해 증착되는 비율을 뜻한다.

▲ 그림 3. 알루미늄 전구체 노출량에 따른 사이클 당 성장률의 변화 (출처: )

AS-ALD에서 전구체 선택의 중요성

전구체 선택과 설계는 AS-ALD에서 더 중요하다. 이는 전구체가 기판과 접촉하는 영역을 제어할 수 없는 관계로 ALD 공정에서 선택적인 성장을 실패할 수도 있기 때문이다. ALD에서는 트리메틸 알루미늄(TMA)과 디에틸 아연(DEZ) 등 증기압이 높아 증착 반응기에 효율적으로 전달되는 금속 알킬(Metal Alkyl)* 전구체가 가장 많이 사용되어 왔다. 이에 따라 금속 알킬을 포함한 다양한 전구체가 AS-ALD에도 적합한지 연구되었다. 이 전구체들은 반응성이 높아 표면에 흡착이 발생한다. 따라서 알루미늄 산화물(Al2O3)과 산화아연(ZnO) 전구체 관련 연구는 자기 조합 단층 박막(Self-assembled Monolayers, 이하 SAM)*이나 저분자 억제제(Small Molecule Inhibitors, 이하 SMI)* 등의 억제제를 사용, 흡착을 차단해 AS-ALD의 표면 반응을 제어하고자 했다.

* 금속 알킬(Metal Alkyl): 전이 금속과 알킬 리간드(금속에 배위결합하는 물질의 총칭)가 결합한 유기 금속 화합물이다. 이는 할로겐화물, 아미디네이트, 사이클로펜타디이에닐, β-디케토네이트, 알콕시드 및 이형성 전구체를 포함한다.
* 자기-조합 단층 박막(Self-assembled Monolayers, SAM): 억제제 종류 중 하나로 표면에 있는 분자들이 서로 결합하여 단일 원자 층의 박막을 형성한다.
* 저분자 억제제(Small Molecule Inhibitors, SMI): ALD 전구체를 억제제로 사용한 것으로 이는 SAM과는 달리 진공 상태에서 억제제와 전구체를 함께 적용할 수 있다. 이는 다양한 표현에 결합하여 공정 중 발생할 수 있는 오류나 결함을 방지하는 데 사용된다.

그러나 AS-ALD에서 TMA 전구체와 SAM을 함께 사용하기 어려운 것으로 나타났다. TMA 전구체를 SAM과 사용하면 수십 번 사이클 후 SAM에 TMA가 흡착되어 선택성 손실을 초래한다. 또한 성장 억제 측면에서는 동일한 SAM 표면에 TMA의 차단 선택도는 최대 6nm(나노미터)지만, DEZ는 최소 30nm(나노미터)를 보이며 DEZ가 더 우수한 것으로 나타났다.

이러한 개념을 이해하려면 전구체 특성에 기반한 AS-ALD의 메커니즘을 알아야 한다. 과거 연구에서는 동일한 중심 금속 원자에 다른 리간드*를 가진 일련의 전구체를 비교하여 주요 전구체 설계 매개변수가 AS-ALD에 미치는 영향을 확인했다. 전구체 화학(화학성 및 분자 크기)이 선택도에 미치는 영향을 설명하려면 Al(CH3)xCl3-x(x = 0, 2, 3) 전구체에서의 메틸기 및 염화기의 개수와 AICyH2y+1 (y = 1, 2) 전구체의 알킬 리간드의 사슬 길이를 변경하면 된다.

* 리간드(Ligand): 배위결합하고 있는 화합물의 중심 금속 이온의 주위에 결합하고 있는 분자나 이온을 뜻한다.

예를 들어, 비 성장 표면 역할을 하는 SAM 종단 기판은 실리콘(Si) 기판과 크게 다르다. 실리콘 표면에 SAM를 적용하면 결함이 발생할 수 있기 때문에, 전구체 분자는 루이스 산성 SiOx가 분자 흡착을 끌어들이는 SAM 구조에 침투할 수 있다. 자연 산화물을 갖는 실리콘 기판에 흡착된 염화 전구체는 알킬 전구체에 비해 더 높은 루이스 산도를 갖는다. 따라서 염소를 포함한 전구체는 SAM 상에서 훨씬 긴 퍼지(Purge) 시간*을 필요로 한다.

* 퍼지 시간: 과도한 잔여물을 제거하는 데 필요한 시간을 말한다.

그러나 이러한 염소를 포함한 전구체의 흡착은 SAM과 SiOx 표면과의 화학 반응에 대한 활성화 에너지가 높기 때문에 주로 물리적 흡착에 의해 발생한다. 즉, 퍼지 시간을 충분히 늘리면 흡착된 염소를 포함한 전구체 분자를 SAM으로부터 제거할 수 있다. 반면에 알킬 전구체는 화학 반응 과정에서 거의 제거되지 않는다.

분자 크기를 살펴보면, Al(C2H5)3 또는 트리에틸 알루미늄(TEA)를 사용한 Al2O3의 ALD 전구체가 SAM 억제제에 의해 제일 효과적으로 차단된다. 반면, 널리 사용되는 Al(CH3)3 전구체는 테스트 된 전구체 중 차단 효과가 가장 낮다. 또한, 알루미늄 전구체들 간의 이량체* 형성 즉, 이량체화의 에너지에도 상당한 차이가 있다. 200℃에서는 AlCl3 및 Al(CH3)2Cl 전구체의 1%까지만 이량체로 존재하는 반면, Al(CH3)3 및 Al(C2H5)3 전구체의 99%는 단량체*로 남아 분자의 평균 크기에 차이가 발생한다.

* 이량체: 동일하거나 유사한 두 개의 분자가 중합되어(일반적으로 수소 결합) 만들어진 물질을 뜻한다.
* 단량체: 중합할 때의 기초가 되는 분자를 뜻한다.

이러한 관찰을 통해, 이량체화의 에너지에 의해 조절되는 알루미늄 전구체의 크기가 AS-ALD의 선택도를 높이는 가장 중요한 요인임을 알 수 있다. 즉, 전구체의 반응성과 유효 분자의 크기 조합이 서로 다른 전구체 차단에 영향을 미친다. 이는 루이스 산도는 낮지만 크기가 상대적으로 큰 Al(C2H5)3이 최적의 차단 효과를 제공하는 이유이다.

▲ 그림 4. 전구체와 반응물의 두께에 따른 선택도(출처: , Chem. Mater. 2021, 33, 3926−3935)

AS-ALD 전구체 개발의 주요 과제

기존 AS-ALD 방법은 증착이 필요하지 않은 표면에도 성장이 발생한다는 한계가 있다. 이는 반도체 업계에서 요구하는 나노미터 두께의 완벽한 선택적 필름을 구현하는 데 어려움을 야기한다. 따라서 자체 정렬 제작 시 패턴 자체뿐만 아니라, 3차원 소자 구조에서는 여러 가지 다른 재료가 존재하고 이러한 재료 중 하나에서만 증착이 발생되도록 하는 것이 중요하다.

현재까지 개발된 전구체는 ALD 공정에서 효과적으로 박막을 형성하도록 설계되었다. 그러나 AS-ALD의 경우는 기존 ALD와 달리 특정 영역에서만 성장을 억제해야 한다. 이는 한 공정 내에서 분자의 흡착과 탈착이 동시에 한 공정 안에서 일어나야 하므로 공정 윈도우*가 매우 좁은 단점을 가진다. 결국 공정 윈도우를 넓힐 수 있는 새로운 전구체의 개발이 필요한 시점이다.

* 공정 윈도우: 정상적인 공정이 가능한 범위를 의미하는 것으로 ALD 공정에서는 동일한 증착 속도를 보이는 가장 최적의 온도 범위 구간을 뜻한다.

차세대 AS-ALD를 향한 탐구

AS-ALD는 나노 스케일 소자 제작의 패러다임 전환을 이끌고 있다. 반도체 공정이 더욱 미세화되고 소자의 구조와 제작이 고도화되는 시점에 직면하면서 AS-ALD는 ‘엣지 배치 오류(EPE)’를 줄이고 제조 비용을 크게 절감할 수 있는 솔루션으로 떠올랐다. 공정이 진행되는 동안 전구체를 정확하게 선택하는 것은 표면 화학과 재료 특성에 대한 깊은 이해가 필요한 복잡하고 중요한 과제이다. 또한 이 기술은 나노미터 두께의 특정 영역에서만 증착이 발생될 수 있기에 AS-ALD의 잠재력은 새로운 전구체 설계와 공정 윈도우의 확대와 같은 요소에 달려있다. AS-ALD가 이러한 발전을 이루면 더 작고, 더 정밀하며, 더 높은 품질의 반도체 제품을 만드는 데 핵심적인 역할을 할 것이다.

#1. 신뢰성의 의미

‘반도체의 품질’은 제품의 정해진 요구 기준과 특성 충족 여부에 따라 규정할 수 있다. 그리고 ‘반도체 신뢰성’은 이러한 충족된 품질이 보장된 기간 동안 기능을 잘 수행할 수 있는지를 나타내는 척도이다. 즉, 신뢰성은 제품의 시간적 안정성을 나타내는 개념으로, 제품의 품질을 고장 없이 일정 기간 유지해 고객 만족도를 확보하는 성질이다. 제품을 만들고 검사하는 도중 발생하는 불량은 결함(Defect)이라고 하고, 실제 사용 중 발생된 불량은 고장(Failure)이라고 정의한다. 결함이 많으면 품질이 나쁜 것이고, 고장이 기준보다 빨리 나거나 빈도가 많으면 신뢰성이 나쁜 것이다.

▲ 표 1. 품질과 신뢰성의 차이점(ⓒ한올출판사)

<표 1>은 품질(Quality)과 신뢰성(Reliability)의 의미와 차이점을 비교한 것이다. 신뢰성은 어떤 시스템이나 부품, 소재 등이 주어진 조건(사용, 환경 조건)에서 고장 없이 일정 기간(시간, 거리, 횟수) 동안 최초의 품질 및 성능을 유지하는 특성을 말한다. 신뢰성이 좋은 제품은 고장 없이 오래 쓸 수 있고, 소비자의 만족도를 높여 지속적인 구매력을 발휘할 수 있다. 그러므로 반도체 제품을 개발할 때는 양산에 앞서 업계에서 요구되는 품질과 신뢰성 기준을 확보했는지 평가해야 하고, 양산이 진행되고 있을 때도 주기적으로 품질과 신뢰성을 평가해야 한다.

신뢰성을 평가하기 위해 우선 신뢰성의 개념을 구체적으로 표현해야 한다. 예를 들면, ▲100개의 제품을 출하해서 3년 후에 몇 개가 동작하는가 ▲동작 시간에 대한 경향성은 어떠한가 ▲5년 후에 100개 중에 90개가 동작한다고 보증할 수 있는가 ▲100개 중 95개가 동작 가능한 시점은 언제인가 등으로 구체적으로 표현할 수 있다.

이를 검증하기 위해서는 실험이 필요하다. 3년 후, 5년 후의 신뢰성을 확인하는 경우, 실제 그 시간만큼의 실험을 수행한다면 좋겠지만 제품 개발 후 평가에만 수년의 시간을 소요한다면 그만큼 양산이 늦어지는 문제가 발생한다. 이 때문에 신뢰성 평가를 위해 가속 실험과 통계 기법을 활용한다. 그 밖에 신뢰도 함수, 수명 분포, 평균 수명 등을 이용해 비교적 짧은 시간 안에 검증을 마친다.

#2. JEDEC 기준

반도체를 개발하고 생산하는 회사에서는 자신들의 제품에 대해 신뢰성을 평가하고, 그 결과를 고객에게 제공한다. 고객의 경우, 반도체 회사가 제공한 신뢰성 평가 결과를 가지고 자신들이 사용하기에 적당한지 검토하거나 자체적으로 다시 신뢰성 평가를 진행하기도 한다. 이런 상황에서 만약 반도체 회사와 고객사의 평가 기준이 서로 다르다면, 이를 맞추기 위한 불필요한 과정이 발생한다. 그러므로 서로의 의견이 반영된 표준이 필요한데, 반도체 업계에서 가장 널리 사용되는 표준이 JEDEC 표준*이다.

*JEDEC 표준: 국제반도체표준협의기구(JEDEC, Joint Electron Device Engineering Council)에서 정한 표준

JEDEC은 1958년 생겨난 미국전자공업협회(EIA: Electronic Industries Alliance)의 하부 조직이다. 제조업체와 사용자 단체가 합동으로 집적 회로(IC) 등 전자 장치의 통일 규격을 심의, 책정하는 것이 주요 역할이다. 특히 JEDEC에서 책정하는 규격은 국제 표준이 되므로 JEDEC은 사실상 이 분야의 국제 표준화 기구로 통한다.

JEDEC 내에는 정책(Policy)과 절차(Procedures)를 결정하고, JEDEC 표준의 최종 승인을 결정하는 BoD(Board of Directors)라는 조직이 있으며, 영역별 표준을 정하는 여러 개의 위원회(JC, JEDEC Committees)가 있다. 가장 먼저, 신뢰성 관련 표준을 정하는 위원회는 ‘JC14(Quality and Reliability of Solid State Products)’이다. 그 밖에 모듈(Module)과 반도체 패키지 외관(Outline) 관련 표준을 정하는 ‘JC11(Mechanical Standardization)’, D램 단품 관련 표준을 정하는 ‘JC4(2Solid State Memories)’, 모바일(Mobile) MCP(Multi Chip Package) 관련 표준을 정하는 ‘JC63(Multiple Chip Packages)’ 등의 위원회가 있다. 각 위원회에는 해당 분야의 회사들이 회원으로 참여하는데, 표준을 정할 제품이 있으면 의견이 있는 회사에서 표준안을 제안해 회원들에게 공유하고, 위원회에서 투표로 해당 제품의 표준 적용 여부를 결정한다. 이때 투표는 회사 규모와 상관없이 한 회사당 한 표의 투표권을 갖게 된다. 위원회에서 투표로 통과된 제안은 BoD에서 다시 투표로 결정하고, BoD에서도 통과된 제안은 최종적으로 JEDEC 표준으로 업계에 공지(Standard Publication)된다.

#3. 수명 신뢰성 시험

다음은 반도체 제품 자체의 수명을 평가하는 항목들이다.

◎ EFR (Early Failure Rate)

EFR 항목은 초기 불량의 수준을 평가하는 항목이다. 초기의 기준은 고객 환경에서 약 1년으로 설정된다. 일부 제품군의 경우 시스템의 수명(Lifetime)을 고려해 6개월로 적용하기도 하며, 고신뢰성을 요구하는 제품의 경우 1년 이상으로 설정하기도 한다. 제품의 초기 불량은 번인(Burn-In)*을 통해 단기간에 불량이 발생할 가능성이 있는 제품을 선별(Screen)하고, 이렇게 선별된 제품의 잠재 불량률이 적정한 수준을 유지하는지 EFR을 통해 검증한다(그림 1 참고). 평가용 장비는 HTOL(High Temperature Operating Life) 항목과 동일한 TDBI(Test During Burn-In) 장비를 사용하며, 적절한 반도체 제품의 온도와 전압에 대한 가속 인자(Acceleration Factor)를 이용해 조건을 설정하고 평가한다.

* 번인(Burn-In): 고온에서 소자의 특성을 평가하는 테스트 항목

▲ 그림 1. 신뢰성 곡선(Bathtub curve) 중 EFR 보증 구간(ⓒ한올출판사)

또한 EFR은 번인의 선별 능력을 모니터링하는 도구로도 활용된다. 안정적인 상태의 번인 공정을 통해 제조 라인의 공정 변동 및 이상 발생을 적절하게 선별하고 있는지 모니터링할 수 있다.

◎ HTOL (High Temperature Operating Life Test)

HTOL 항목은 대표적인 제품의 수명 평가 항목이다. 제품이 실제 동작할 때 온도 및 전압으로 스트레스를 주면서 발생하는 문제를 검토하는 방법이다. 초기 고장뿐 아니라 우발 고장 및 마모 고장 등 전 영역에 걸쳐 종합적 검증이 가능하다.

◎ LTOL (Low Temperature Operating Life Test)

* 핫 캐리어(Hot Carrier): 숏 채널 효과(Short Channel Effect) 중 하나로, 반도체 트랜지스터에서 발생하는 현상이다. 트랜지스터의 사이즈가 작아지면서 채널의 길이도 짧아지는데, 이 경우 전계는 커지게 되고 이동하는 전자는 높은 전계를 받아 지나치게 이동성이 커진다. 이러한 전자를 핫 캐리어(Hot carrier)라고 한다.

◎ HTSL (High Temperature Storage Life)

HTSL 항목은 제품의 고온 방치 환경에서 신뢰성을 평가하는 항목이다. 고온 방치 환경은 확산(Diffusion), 산화(Oxidation), 금속 간 성장(Intermetallic Growth) 및 패키지 물질의 화학적 열화(Chemical Degradation)의 영향으로 제품의 수명에 영향을 줄 수 있다.

◎ 내구성(Endurance)

내구성(Endurance)은 낸드플래시 메모리 등 제품의 쓰기(Program) 및 지우기(Erase) 동작에 대한 주기적(Cycling) 한계 특성을 평가한다. 즉, 최대 몇 회까지 견딜 수 있는지를 보는 항목이다.

◎ 데이터 보존(Data Retention)

데이터 보존은 낸드 플래시 메모리의 주요 신뢰성 요소로 쓰여진 정보(Data)가 사라지지 않고 유지되는 특성이다. 셀(Cell) 내에 저장된 정보가 전원의 공급이 없더라도 일정 시간 유지되는 특성을 평가한다.

#4. 환경 신뢰성 시험

◎ 프리컨디셔닝(Preconditioning)

제품 출하 후 이동 및 보관 과정을 거쳐 고객의 생산 과정 중에 발생할 수 있는 문제에 대한 평가 항목이다. 이 과정 중 흡습 및 열적 스트레스로 인해 신뢰성 내성이 발생할 수 있기 때문이다.

프리컨디셔닝은 제품을 판매해 고객에게 운송된 후, 진공 포장을 개봉해 시스템에 부착(Mount)되는 순서와 유사한 조건으로 시뮬레이션해 흡습 상태의 패키지 신뢰성을 평가하며, THB(Temperature Humidity Bias), HAST(Highly Accelerated Stress Test), TC(Thermal Cycle) 등 환경 신뢰성 시험의 전처리 조건으로 적용된다.

해당 시험의 평가는 ‘TC(Thermal Cycling) → 건조(Bake) → 침지(Soak) → 리플로우(Reflow)’ 순서로 진행한다. <그림 2>는 제품 생산 후에 포장, 운송 과정, 시스템의 부착 등의 사용자 사용 순서와 프리컨디셔닝 평가의 시뮬레이션 연관성을 나타낸 것이다.

▲ 그림 2. 제품 생산, 운송 과정, 사용 방법과 프리컨디셔닝 시험 조건과의 관계(ⓒ한올출판사)

◎ TC(Thermal Cycle)

TC(Thermal Cycle, 열 주기) 시험은 사용자의 여러 사용 환경 중 순간적인 온도 변화에 의한 제품의 내성을 시험하는 항목이다. 패키지 및 모듈은 많은 종류의 서로 다른 재료가 결합해 구성된다. 이 재료들은 열팽창 계수인 CTE(Coefficient of Thermal Expansion)가 서로 다르기 때문에 열적 변화에 따른 수축과 팽창의 스트레스 피로(Stress Fatigue)로 인해 불량이 발생할 수 있다.

TC는 온도 변화에 따른 반도체 패키지의 스트레스 내성을 측정하는 것이 기본 목적이나, 고온과 저온의 온도 스트레스로 다른 유형의 여러 불량이 발생할 수도 있다. 장기간의 열 충격은 패키지 각 재료의 응력, 열 팽창력 및 기타 요인에 의한 계면 간 박리(Delamination), 내/외부 패키지 균열(Crack), 칩 균열 등을 검증하는 데 효과적이다. 또한 제품 친환경 규제로 인한 납(Pb)과 같은 유해 물질의 사용 제한과 휴대용 모바일 기기와 같은 애플리케이션의 확대로 인해 솔더 접합부(Solder Joint)의 중요성이 증가하고 있는데, TC는 솔더 접합부의 신뢰성을 평가할 수 있는 좋은 검사 방법이다.

◎ THS (Temperature Humidity Storage)

THS 시험 항목은 고온·고습에 대한 반도체 제품의 내성을 평가한다. 실사용 환경을 고려해 방습 포장 개봉 후 흡습이 되는 양을 측정하여 방치 시간을 결정하는 것이 바람직하다.

◎ THB (Temperature Humidity Bias)

THB 시험 항목은 제품에 전기적 바이어스(Electric Bias)를 인가한 상태에서 내습성을 평가한다. 주로 발생하는 불량은 알루미늄(Al) 부식 관련 불량이다. 하지만 온도에 대한 스트레스로 인해 기타 불량이 발생할 가능성도 많다. 해당 시험 역시 패키지 신뢰성 문제를 검출하기에 효과적인데, 예를 들면, 리드(Lead)와 리드 간 미세 틈(Micro Gap), 몰드(Mold) 기공을 통한 습기 침투에 의한 패드 금속 부식, 보호막에 생긴 구멍 또는 기공으로 침투한 습기에 의한 불량을 검출할 수 있다.

◎ PCT (Pressure Cooker Test)

PCT는 THS 및 THB보다 더욱 가혹한 시험으로 습기에 의한 내성을 조기 평가하기에 적합한 시험이며, 오토클레이브(Autoclave)*라고도 한다. 이는 플라스틱 몰드 화합물(Plastic Mold Compound)의 내습성 평가로 상대 습도 100%와 고압을 이용해 습기를 침투시켜 몰드 구조의 신뢰성을 평가한다. 또한 리드와 리드 간 미세 틈, 몰드 기공을 통한 습기 침투에 의한 불량을 검출할 수 있다.

PCT도 TS와 같이 예전의 두꺼운 반도체 패키지에서는 반드시 필요한 신뢰성 항목이었다. 하지만 최근 국제 동향 및 JEDEC에서는 현재의 패키지에 대해서는 스트레스의 크기가 너무 크다고 판단하고 있으며, 패키지 종류에 따라 선별적으로 평가에 적용하고 있다. 리드프레임 타입에서는 PCT를 평가하고 있으며, 서브스트레이트 타입 제품은 UHAST로 스트레스 크기를 줄여 평가하고 있다.

* 오토클레이브(Autoclave): 오토클레이브는 일종의 고압 솥 장비다. 수분을 넣고 밀폐한 후 온도를 올리면, 수분이 증발되면서 압력과 습도를 높여 오토클레이브 안에 있는 시편에 필요한 조건을 만든다.

◎ UHAST (Unbiased Highly Accelerated Stress Test)

UHAST는 FBGA와 같은 서브스트레이트 타입의 얇은 패키지에 PCT와 유사한 스트레스를 인가해 신뢰성을 평가한다.

해당 항목의 검출 능력이나 불량 양상은 PCT와 유사하며, PCT의 포화 가습 100% RH(Relative Humidity, 상대습도)로 인한 스트레스를 고객 현장 사용 환경과 유사하게 설정해 불포화 가습 조건(85% RH)으로 평가를 진행한다. 주로 갈바닉(Galvanic)* 또는 직접적인 화학 부식(Direct Chemical Corrosion) 등을 평가하는 데 사용된다.

* 갈바닉(Galvanic): 갈바닉 부식을 의미하며, 전해질 내에 두 개의 다른 금속이 서로 접촉될 경우 전위차가 발생되며 이것에 의해 금속 간에 전류가 흐르게 되는데, 그 결과 내식성이 큰 금속(음극)의 부식은 억제되고 활성이 큰 금속(양극)의 부식이 촉진되는 현상을 말한다.

◎ HAST (Highly Accelerated Stress Test)

HAST는 습기 환경에서 동작하는 밀폐되지 않는(Non-Hermetic) 패키지의 신뢰성을 평가하는 데 사용된다. 평가 방법은 THB와 동일하게 핀(Pin)별 정적 바이어스(Static Bias)를 인가한 상태에서 온도, 습도, 압력 스트레스를 가한다.

◎ HALT (Highly Accelerated Life Test)

HALT는 초가속 수명 시험으로 제품의 설계 단계에서 결함을 찾아 개선할 수 있게 한 가혹 시험의 일종이다. 비교적 짧은 시간에 시험할 수 있다는 특징이 있다.

#5. 기계적 신뢰성 시험

반도체 제품은 취급, 저장, 운송 및 운용 중에 기계적 요소, 기후적 요소 및 전기적 요소에 의해 환경 부하를 받게 되며, 이러한 환경 부하는 장비의 설계 신뢰성에 큰 영향을 미친다. 이 때문에 새롭게 개발하거나 양산 중인 제품에 대해 평가를 실시해 이상 유무를 확인할 수 있다. 이 중 물리적인 스트레스에 해당하는 진동, 충격, 낙하 등과 같은 조건을 설정해 평가에 적용할 수 있다.

◎ 충격(Shock)

취급 및 이동 중 발생할 수 있는 충격 시뮬레이션에 대한 내성을 평가하는 항목이다. 평가용 샘플을 고정한 상태에서 해머(Hammer)를 이용해 충격을 가하는 방법과 제품을 자유 낙하해 충격을 가하는 낙하 시험(Drop Test) 등이 있다. 시험 방법은 해머의 힘과 펄스(Pulse), 그리고 시험 횟수로 정의할 수 있다. 낙하 시험의 경우, 실제 사용자의 작업 환경을 고려해 1~1.2m 정도의 높이에서 자유 낙하를 평가한다.

◎ 진동(Vibration)

제품의 운송 중에 발생할 수 있는 진동에 대한 제품의 내성을 평가하는 항목으로, JEDEC 기준에 근거하여 주로 사인 진동(Sine Vibration)* 시험을 진행한다.

* 사인 진동(Sine Vibration): 시간에 따라 주파수가 변하는 진동

◎ 구부림(Bending)

PCB의 휨 또는 구부러짐에 의한 솔더 접합부 결손을 평가하는 항목이다.

◎ 비틀림(Torsion)

비틀림에 의한 스트레스로 PCB 기판에 발생하는 솔더 접합부 및 제품 휨 불량에 대한 내성을 평가하는 항목이다. 트위스트(twist) 또는 토크 시험(Torque Test)이라고도 한다.

반도체 공정은 웨이퍼를 제조하고 회로를 새기는 전공정, 칩을 패키징하는 후공정으로 나뉜다. 이중 후공정은 반도체 미세화 기술이 한계점에 다다른 현시점에서 중요성이 점점 더 커지고 있다. 특히, 새로운 부가가치를 만들 수 있는 핵심 기술로 주목받고 있다.
 

뉴스룸은 앞으로 총 11화에 걸쳐 <반도체 부가가치를 올리는 패키지와 테스트>라는 책을 근간으로 반도체 후공정 과정에 대해 살펴보고자 한다. 이번 연재가 업계에 입문하려는 학생들에게는 길잡이가 되는 지침서의 역할을, 유관 업무에 종사하는 분들에게는 이해도를 높이는 안내서의 역할을 할 수 있기를 바란다.(필자 주)

패키지별 재료의 특성에 관해 알아보는 두 번째 시간이다. 이번 시간에는 웨이퍼 상태에서 패키지 공정을 진행하는 ‘웨이퍼 레벨 패키지’ 재료에 대해 설명하겠다.

#1. 포토 레지스트(Photo Resist, PR)

포토 레지스트는 용해 가능한 고분자와 빛 에너지에 의해 분해 또는 가교(결합, 연결) 등의 화학적인 반응을 일으키는 물질을 용매에 녹인 혼합 조성물이다. 웨이퍼 레벨 패키지 공정에서는 포토 공정에서 구현하고자 하는 패턴(Pattern)을 형성하고, 뒤이어 진행되는 후속 전해도금 공정에서 포토 레지스트가 없는 부분에 도금으로 금속 배선을 형성하는 배리어(Barrier) 역할을 한다. 포토 레지스트는 <표 1>과 같은 물질로 구성되어 있다.

▲ 표 1. 포토 레지스트 구성 물질과 역할(ⓒ한올출판사)

포토 레지스트는 빛에 반응하는 성질에 따라 포지티브 레지스트(Positive Resist)와 네거티브 레지스트(Negative Resist)로 나뉜다. 포지티브 레지스트는 빛을 받은 영역에 분해 작용(Decomposition)이 일어나 약해지고, 빛을 받지 않은 부분은 가교 결합(Cross Link)*이 일어나서 결합이 강해지는 특성이 있다. 따라서 빛을 받은 노광 영역은 현상(Develop) 시 제거된다. 반면에 네거티브 레지스트는 빛을 받은 부분에 가교 결합이 발생하여 단단해지므로, 현상 시 빛을 받은 영역이 남아있고, 빛을 받지 않은 영역이 제거된다. 일반적으로 네거티브 레지스트가 포지티브 레지스트보다 점도가 높아서 스핀 코팅 공정에서 더욱 두껍게 포토 레지스트를 입힐 수 있다. 때문에 솔더 범프(Solder Bump)를 높게 형성해야 할 때는 네거티브 레지스트를 이용하거나 포지티브 레지스트를 2번 이상 코팅한다.

반도체가 스케일 다운되면서 더 미세한 패턴을 형성할 수 있도록 파장이 짧은 빛들이 포토 공정에 사용되었고, 포토 레지스트는 그에 맞춰 발전해 왔다. g-line/i-line*용 포토레지스트는 용액 억제형(Photo Active Compound, PAC)이 사용되고, 그보다 더 작은 파장에는 화학 증폭형이 사용된다. 웨이퍼 레벨 패키지는 현재 i-line 스텝퍼(Stepper)*에 사용되는 포토 레지스트를 주로 사용하고 있다.

#2. 도금 용액

도금 용액은 전해도금에서 사용된다. 도금될 금속 이온(Metal Ion), 이온들이 용액 속에 녹아 있게 만드는 용매가 되는 산(Acid), 그리고 도금 용액 및 도금층의 특성을 강화하는 여러 첨가제(Additive)로 구성되어 있다. 전해도금 공정으로 도금될 수 있는 금속들은 니켈(Ni), 금(Au), 구리(Cu), 주석(Sn), 주석 은 합금(SnAg) 등이 있다. 이들은 도금 용액 속에 이온 상태로 존재한다. 용매로는 황산(H2SO4), 메탄술폰산(CH4O3S) 등이 주로 사용된다. 첨가제는 아래 <그림1>과 같이 도금층의 표면을 평탄하게 만드는 레벨러(Leveler)*, 도금 입자를 미세화시켜 주는 입자 미세제(Grain Refiner)* 등이 있다.

▲ 그림 1. 도금 용액 첨가제의 역할(ⓒ한올출판사)

#3. PR 스트리퍼(Stripper)

도금 공정이 완료되면 포토 레지스트를 제거해야 한다. 이때 사용하는 재료가 PR 스트리퍼이다. PR 스트리퍼는 포토 레지스트를 잔존물 없이 깨끗하게 제거하되, 웨이퍼에 대한 화학적 데미지(Damage)는 없어야 한다. [그림 2]는 PR 제거 과정을 모식도로 나타낸 것이다. 스트리퍼 내의 솔벤트(Solvent)가 접촉되는 PR 표면에 반응하여 부풀어 오르고(Swollen), 알칼리(Alkali)가 부풀어 오른 PR의 표면을 분해해서 용액 안으로 녹아 나오게 한다.

▲ 그림 2. 스트리퍼의 PR제거 과정(ⓒ한올출판사)

#4. 에천트(Etchant)

웨이퍼 레벨 공정에서 전해도금을 위한 시드(Seed)층을 형성하기 위해서는 스퍼터링(Sputtering)* 공정 진행이 필요하다. 형성된 금속층은 도금 후에 PR을 벗겨낸 후 제거되어야 한다. 이때 금속을 녹여내기 위해 주로 산(Acid) 계열의 에천트를 사용한다.

아래 <표 2>에 에천트의 주요 성분과 역할을 정리했다. 에천트는 녹여내는 금속에 따라 구리(Cu) 에천트, 타이타늄(Ti) 에천트, 은(Au) 에천트 등이 있다. 에천트는 특정 금속만 선택적으로 녹이고 다른 금속은 녹이지 않거나 덜 녹이는 에치 선택비(Etch Selectivity)가 있어야 한다. 또한, 공정 효율을 위해서 에치 속도(Etch Rate)가 높은 것이 유리하며 금속을 녹일 때 웨이퍼 내 위치에 상관없이 균일하게 녹이는 공정 균일성(Uniformity)도 좋아야 한다.

▲ 표 2. 에천트의 주요 성분과 역할(ⓒ한올출판사)

#5. 스퍼터 타깃(Sputter Target)

PVD* 중 스퍼터링 방식으로 금속 박막층을 웨이퍼에 형성할 때 스퍼터 타깃을 재료로 사용한다. <그림 3>은 이 타깃이 제조되는 공정을 보여준다. 스퍼터링해야 할 금속층과 같은 조성의 원재료를 구해서 원기둥으로 만들고 단조, 압착, 열처리 공정을 한 후에 타깃 형태로 만든다.

▲ 그림 3. 스퍼터 타깃 제조 공정(ⓒ한올출판사)

언더필(Underfill)은 플립 칩(Flip Chip)같이 범프를 이용한 연결에서 서브스트레이트와 칩 사이 또는 칩과 칩 사이를 채워 접합부 신뢰성을 높이는 역할을 한다. 아래 <표3>에는 언더필에 사용되는 재료의 종류와 이를 이용한 공정을 정리했다.

▲ 표 3. 언더필 종류와 공정(ⓒ한올출판사)

#6. 언더필(Underfill)

언더필은 ▲범프를 이용한 본딩 후에 범프 사이를 채우는 공정(Post Filling)과 ▲본딩 전에 미리 언더필 재료를 접합부에 붙이는 공정(Pre-application)으로 나뉜다. ▲(Post Filling) 본딩 후 공정은 채우는 방법에 따라 다시 CUF(Capillary Underfill)와 MUF(Molded Underfill)로 분류한다. CUF는 칩 옆에서 캐필러리(Capillary)*로 언더필 재료를 분사하여 칩과 서브스트레이트 사이를 표면장력으로 채우는 공정이다. MUF는 몰딩 시 EMC(Epoxy Molding Compound)* 재료가 언더필 기능도 함께 수행하여 공정을 단순화한다.

▲ (Pre-application) 본딩 전에 언더필 재료를 적용하는 것은 칩 단위냐 웨이퍼 단위냐에 따라 다르다. 칩 단위의 경우 페이스트(Non-Conductive Paste, NCP)로 접합부를 채우냐, 필름(Non-Conductive Film, NCF)으로 채우냐에 따라 공정과 재료가 차이가 난다. 웨이퍼 단위로 언더필 재료를 적용할 때는 주로 필름 타입(NCF)을 사용한다.

언더필 재료는 플립 칩, TSV를 이용한 칩 적층 등에서 접합부의 신뢰성 확보를 위한 핵심 재료다. 따라서 충진성, 계면 접착력, 열팽창 계수, 열전도도, 내열성 등 다양한 요구 조건을 만족시켜야 한다.

#7. 캐리어(Carrier)와 접착제(Temporary Bonding Adhesive, TBA), 마운팅 테이프

WSS(Wafer Support System) 공정을 위해서는 얇은 웨이퍼를 지지할 수 있는 캐리어와 접착제 역할을 하는 TBA가 필요하다. 또한, 디본딩 후 앞면/뒷면에 범프가 형성된 얇은 웨이퍼를 원형 틀(Ring Frame)에 고정할 마운팅(Mounting) 테이프도 필요하다.

이 공정에서 핵심 재료는 TBA다. TSV 패키지를 만들 웨이퍼와 캐리어를 본딩했을 때, 웨이퍼의 범프 등에 손상을 주지 않으면서 백사이드 공정 중의 접합력은 강해야 한다. 그러므로 아웃개싱(Outgassing)*, 보이드 트랩(Void Trap)*, 박리(Delamination)도 없어야 하며 본딩 시에 웨이퍼 옆으로 접착제가 빠져나오는 블리드 아웃(Bleed Out) 현상 등도 없어야 한다. 이를 위해 열적 안정성과 내화학성은 필수다. 또한 캐리어를 떼어낼 때는 잔존물이 남지 않고 손쉽게 떨어져야 한다.

캐리어는 주로 실리콘(Si)이 선호되지만, 유리(Glass)도 많이 사용한다. 특히 디본딩 시 레이저 등의 빛을 사용해야 하는 공정에서는 반드시 유리를 사용한다.

반도체 공정은 웨이퍼를 제조하고 회로를 새기는 전공정, 칩을 패키징하는 후공정으로 나뉜다. 이중 후공정은 반도체 미세화 기술이 한계점에 다다른 현시점에서 중요성이 점점 더 커지고 있다. 특히, 새로운 부가가치를 만들 수 있는 핵심 기술로 주목받고 있다.뉴스룸은 앞으로 총 11화에 걸쳐 <반도체 부가가치를 올리는 패키지와 테스트>라는 책을 근간으로 반도체 후공정 과정에 대해 살펴보고자 한다. 이번 연재가 업계에 입문하려는 학생들에게는 길잡이가 되는 지침서의 역할을, 유관 업무에 종사하는 분들에게는 이해도를 높이는 안내서의 역할을 할 수 있기를 바란다.(필자 주)

자연적, 화학적, 열적 환경으로부터 칩소자를 보호하기 위해서는 ‘반도체 패키지’ 환경 테스트에서 높은 신뢰성이 요구된다. 이는 ‘반도체 패키지’ 재료와 밀접히 관련 있는 부분이다. 또한, 하이스피드(High Speed)에 따라 패키지 내 서브스트레이트(Substrate)의 저유전율*, 저유전손실율* 등 패키지 재료의 전기적 특성의 요구가 높아지는 추세다. 그래서, 전력 반도체나 CPU, GPU 같은 로직 반도체에서뿐만 아니라, 최근에는 메모리 반도체에서도 열 방출 기능과 관련해서 열전도가 좋은 재료에 대한 요구가 이어지고 있다. 이와 같이 ‘반도체 패키지’ 재료는 반도체 산업 동향에 발맞추고 제품의 기능을 개선하기 위해 반드시 이해해야 한다. 따라서 앞으로 두 번에 걸쳐 패키지별 재료의 특성에 대해 알아보려 한다. 이번 시간에는 ‘컨벤셔널 패키지’ 재료에 관해 이야기하겠다.

패키지 공정에서 사용되는 재료는 크게 원재료와 부재료로 구분할 수 있다. 원재료는 패키지를 구성하는 재료로서, 공정 품질 및 제품의 신뢰성에 직접적인 영향을 주는 재료다. 부재료는 패키지 공정 중에 사용된 후 제거되어, 제품 구조에는 포함되지 않는 재료이다.

▲ 그림 1 : 컨벤셔널 패키지 공정별 사용 재료(ⓒ한올출판사)

<그림 1>은 일반적인 컨벤셔널 패키지에서 공정별로 사용하는 패키지 재료를 보여준다. 컨벤셔널 패키지에서 원재료로 사용되는 유기물 복합 재료는 총 6종으로 접착제(Adhesive), 서브스트레이트(Substrate), 에폭시 밀봉재(EMC, Epoxy Molding Compound)가 있고, 그 중 금속 재료는 리드프레임(Leadframe), 와이어(Wire), 솔더 볼(Solder Ball) 등이 있다. 그리고 부재료는 테이프(Tape)류 및 플럭스(Flux)가 있다.

#1. 리드프레임(Leadframe)

리드프레임은 리드프레임 타입 패키지에서 패키지 내부의 칩과 외부의 PCB 기판을 전기적으로 연결하는 역할을 하며, 반도체 칩을 지지해 주는 핵심 재료이다.

리드프레임을 만드는 금속판은 보통 열팽창계수를 Si칩과 유사하게 만든 Alloy 42*나 열전도 및 전기전도도가 우수한 구리를 사용한 합금이 사용된다. 금속판에서 리드프레임을 만드는 방법은 2가지인데, 에칭(Etching) 법과 스탬핑(Stamping) 법이 있다. 에칭법은 리드프레임의 패턴(Pattern)에 따라 포토 레지스트(Photo Resist, PR)를 금속판에 도포하고 에천트(Etchant)*에 노출해 포토 레지스트가 도포되지 않은 부분은 제거하고 리드프레임을 만든다. 주로 미세한 리드프레임 패턴이 필요할 때 에칭 방법을 사용한다. 스탬핑 법은 고속 프레스(Press)에 프로그레시브 금형(Progressive Die)*을 장착하여 리드프레임을 만드는 방법이다.

#2. 서브스트레이트(Substrate)

▲ 그림 2 : 서브스트레이트 패키지 공정 후 단면 구조(ⓒ한올출판사)

서브스트레이트는 리드프레임이 아닌 솔더 볼을 사용하는 BGA(Ball Grid Array) 패키지에서 패키지 내부의 칩과 외부의 PCB 기판을 전기적으로 연결하는 역할을 하며, 반도체 칩을 지지해 주는 핵심 재료다. <그림 2>는 패키지 공정 후에 서브스트레이트의 단면 구조로 아랫면에 솔더 볼이 붙어 있고, 윗면에 와이어가 연결되어 있다. 서브스트레이트의 가운데는 코어(Core)라는 재료로 형성되어 있는데, 코어는 열 안정성이 우수한 BT(Bismaleimide Triazine)* 레진(Resin)이 함침(含浸)*된 유리 섬유(Glass Fabric) 양면에 얇은 구리막인 동박(銅箔, Cu Foil)을 붙인 것이다. 동박에 금속 배선을 만들고, 그 위에 솔더 레지스트를 형성해 금속 패드를 노출하여 보호막 역할을 한다.

◎ 서브스트레이트(Substrate) 제조 공정

서브스트레이트는 패널(Panel) 형태로 제작되며, CCL(Copper Clad Lamination)부터 시작하여 패드 부분을 표면처리하고 최종 검사하는 공정으로 끝난다. 순서는 다음과 같다.

CCL은 BT 레진이 함침된 프리프레그(Prepreg)* 양면에 동박을 붙여 완전 경화한 것이다. CCL에 드릴링으로 구멍을 뚫는데, 절연체로 구성되는 층간의 전기적 연결을 위한 통로를 만드는 것이다. 그 후 서브스트레이트의 절연층 사이에서 전기적 연결의 매체로 사용되는 구리를 사용하여, 드릴링으로 형성한 구멍의 벽면을 도금하거나 구멍 전체를 채워 전기적 연결을 마무리한다. 그리고 동박과 도금으로 형성된 구리(Cu)층이 전기 배선 역할을 할 수 있도록, 에칭(Etching)을 통해 배선을 만든다. 배선 공정이 완료되면 검사 장비로 배선에 발생할 수 있는 불량을 자동 검사하는 AOI(Auto Optical Inspection)*를 진행한다.

서브스트레이트는 금속층인 Cu층을 2층 레이어(Layer)로 적용하면 별도의 적층 공정이 필요 없다. 하지만 3층, 4층 등으로 늘리기 위해서는 적층 공정이 필요하다. 적층을 위해서는 먼저 코어에 형성된 동박(Cu Foil) 표면을 일부러 산화해 표면 거칠기(Surface Roughness)를 강화한다. 이는 적층 시 동박에 붙을 절연막인 프리프레그(Prepreg)와의 접착력을 높이기 위해서다. 프리프레그는 유리섬유에 BT 수지를 함침하여 반경화(半硬化)한 것이다. 프리프레그와 동박을 고온·진공 상태의 코어에서 가열, 가압하여 붙인 뒤 경화(硬化)하면, 절연층과 금속층이 쌓인다. 적층으로 추가된 금속층을 기존의 금속층과 전기적으로 연결하고, 금속 배선을 만들기 위해 ‘드릴링→ Cu 도금→ 금속 배선 형성’ 공정을 반복한다. 솔더 레지스트는 Cu 회로를 보호하고, 전기적 연결을 고려한 선택적 절연막을 형성하는 공정으로 외부의 열과 충격으로부터 서브스트레이트 전체를 보호하는 역할을 한다. 또한, 솔더 볼이 붙는 영역을 제한해, 서브스트레이트에 솔더 볼을 붙이는 리플로우 공정에서 금속과 젖음성(Wettability)*이 좋은 솔더가 금속층 전체로 녹아내리지 않게 한다. 덕분에 패키지에서 솔더 볼의 높이는 균일하게 유지될 수 있다.

솔더 레지스트(SR, Solder Resist)는 액상 타입은 도포하고, 드라이 필름(Dry Film) 타입은 필름 라미네이션 공정으로 붙인다. 패턴을 만들 때는 ‘SR 도포(Printing)→ SR 노광(Exposure) → 현상 → 에칭 → 박리(Stripping)’ 순으로 공정을 진행한다. 솔더 레지스트의 패턴 공정으로 노출된 동박은 와이어를 연결하거나 솔더 볼을 붙일 부분이다. 하지만 표면이 산화되거나 손상되면 패키지 공정에서 불량이 발생하므로 동박 표면의 산화를 방지하거나 패키지에서 칩과 서브스트레이트의 연결을 용이하게 하는 금속 표면 처리(Metal Surface Finish) 공정을 진행해야 한다. 표면 처리까지 완료하면, 패널로 제작된 서브스트레이트를 스트립(Strip) 단위로 자르는 공정을 한 후 최종적으로 검사를 진행한다. 검사에 통과된 제품은 포장하여 패키지 공정을 진행하는 곳에 납품한다.

#3. 접착제(Adhesive)

접착제는 페이스트(Paste) 타입의 액상이나 필름(Film) 타입의 고상 형태다. 주로 열경화성 에폭시 계열 고분자로 이루어졌으며, 리드프레임 또는 서브스트레이트의 면에 칩을 접착하거나, 칩 적층 시 칩과 칩을 접착하는 역할을 한다. 접착제가 패키지의 환경시험에서 높은 신뢰성을 확보하기 위해서는, 높은 접착력과 낮은 흡습률, 적정한 기계적 물성(Tg, CTE, Modulus) 및 낮은 이온 불순물이 필요하다. 또한 공정 품질 확보를 위해서는 고온·고압의 접착 공정 시 재료의 흐름성 및 접착계면의 젖음성이 높아야 하고, 보이드(Void)* 발생을 억제하여 높은 계면접착력을 발휘해야 한다. 이를 위해서는 유변물성인 점도, 요변성(Thixotropy)* 및 경화 특성의 최적화가 요구된다. 그리고 칩과 리드프레임 또는 서브스트레이트 표면에서의 접착력도 높아야 한다.

액상 접착제는 ▲에폭시(Epoxy) 접착제와 ▲실리콘(Silicone) 접착제가 있으며, 고상 접착제는 ▲리드프레임에 사용되었던 LOC(Lead On Chip) 테이프가 있고, ▲같은 크기의 칩을 적층할 때 칩 간의 간격을 띄우기 위해서 사용하는 스페이서(Spacer) 테이프, ▲그리고 서브스트레이트에 칩을 붙일 때나 칩을 적층할 때 사용하는 DAF(Die Attach Film)가 있다. DAF는 웨이퍼 뒷면에 부착되기 때문에 WBL(Wafer Backside Laminate) 필름이라고 부르기도 한다.

#4. 에폭시 몰딩 컴파운드 (Epoxy Molding Compound, EMC)

EMC는 ‘반도체 패키지’ 공정에 사용되는 봉지재(Encapsulant)*로 열에 의해 3차원 연결구조를 형성하는 열경화성 에폭시 고분자 재료와 무기 실리카 재료를 혼합한 복합 재료다. EMC는 칩을 둘러싼 재료이므로 물리적·화학적 외부 환경으로부터 칩을 보호해야 하고, 칩이 동작할 때 발생하는 열을 효과적으로 방출할 수 있어야 한다. 그리고 원하는 패키지 형태가 되도록, EMC도 원하는 형상으로 쉽게 성형할 수 있어야 한다. 그리고 서브스트레이트, 칩 등의 다른 패키지 재료와 계면을 형성하고 있으므로, 그 재료와의 접착성이 좋아야 패키지 환경 신뢰성을 만족할 수 있다.

▲ 표 1 : EMC의 형태(ⓒ한올출판사, Photograph.KCC)

<표 1>은 EMC의 형태와 적용되는 공정 방식을 나타낸 것이다. 태블릿(Tablet) 형태로 만든 EMC는 트랜스퍼(Transfer) 몰딩 방식에 주로 사용되고, 가루(Powder/Granule) 형태의 EMC는 압축(Compression) 몰딩이나 몰딩할 크기가 큰 웨이퍼 몰딩에 주로 사용된다. 성형이 어려운 웨이퍼 몰딩에는 액체 형태의 EMC가 사용되기도 한다. 최근에는 팬아웃 WLCSP나 대면적의 PLP(Panel Level Package)의 경우는 EMC를 필름 형태로 만들어 진공 라미네이션하는 방법을 사용하기도 한다. 그 외, 플립 칩 공정 시에 언더필(Underfill)과 몰딩을 한번에 진행하는 MUF(Molded Underfill)[관련기사 보기]용 EMC도 있다.

#5. 솔더(Solder)

솔더는 낮은 온도에서 녹는 금속으로, 이 특성을 활용해 여러 구조체에서 전기적 연결과 기계적 연결을 함께 하는 재료로 널리 사용된다. ‘반도체 패키지’에서는 패키지와 PCB 기판을, 플립 칩에서는 칩과 서프스트레이트를 전기적·기계적으로 연결하는 역할도 한다. 패키지와 PCB 기판을 연결하는 솔더는 주로 볼(Ball)의 형태인데, 30㎛에서 760㎛까지 크기는 다양하다. 요즘은 전기적 특성을 높이기 위해 패키지와 PCB 기판의 연결 핀(Pin) 수를 늘리는 추세라, 사용하는 솔더 볼도 점점 더 작아지고 있다.

◎ 솔더 볼에 대한 요구사항

솔더 볼은 솔더 합금인 경우 합금 조성이 균일해야 한다. 균일성이 부족할 경우 온도 사이클 시험(TC, Thermal Cycle) 및 낙하(Drop) 충격에 대한 신뢰성이 취약해질 수 있다. 그리고 내산화성도 우수해야 한다. 원자재 혹은 리플로우 공정 중에 산화막이 과도하게 생성되는 경우 볼이 제대로 붙지 않는 논웨트(Non-wet)*로 미싱 볼(Missing Ball) 불량이 발생할 수 있다. 때문에 솔더 볼 공정 중 산화막 제거를 위해 플럭스(Flux)를 사용하며, 리플로우(Reflow) 시 질소(N2) 가스로 불활성 분위기 조성이 필요하다. 그리고 보이드(Void)가 없어야 한다. 보이드가 존재하면 솔더의 양이 부족하여 솔더 접합부에 대한 신뢰성이 떨어지기 때문이다. 그리고 솔더 볼의 크기도 중요하다. 크기가 균일해야 공정 효율이 높아지기 때문이다. 또한, 솔더 볼 표면은 오염이나 덴드라이트(Dendrite)* 성장물이 없어야 한다. 오염과 덴드라이트 성장물은 공정의 불량률을 높이고 솔더 접합부의 신뢰성을 떨어뜨린다.

◎ 솔더 볼의 조성

예전에는 기계적 성질과 전기전도도가 좋은 주석 합금(Pb-Sn)을 많이 썼다. 하지만 납이 인체에 유해한 물질로 환경 규제(RoHS*)를 받으면서 지금은 납 함량이 700ppm 이하인 무연(Lead Free) 솔더를 주로 사용하고 있다.

#6. 테이프(Tape)

테이프는 ▲동종 또는 이종의 고체면과 면을 영구적으로 접착하는 접착용 테이프와 ▲일시적인 점착(접착의 일종)으로 응집력과 탄성을 가져 접착·박리가 가능한 절삭(Dicing) 테이프와 백 그라인딩(Back Grinding) 테이프가 있다. 이때 사용되는 재료를 PSA(Pressure Sensitive Adhesive)라고 한다.

백 그라인딩 테이프는 웨이퍼 백 그라인딩 공정을 진행할 때 웨이퍼 상에 구현된 소자를 보호하기 위해 웨이퍼의 앞면에 붙이는 테이프다. 백 그라인딩 공정이 완료되면 다시 박리해야 하며, 박리 후 점착제 성분이 웨이퍼에 남아 있지 않게 해야 한다.

절삭 테이프는 일명 마운팅(Mounting) 테이프라고도 부르며, 웨이퍼를 원형 틀(Ring-Frame)에 고정하고, 웨이퍼 절삭 공정 진행 시 칩들이 떨어지지 않도록 지지하는 역할을 한다. 웨이퍼 절삭 시에는 접착력이 좋아야 하지만, 절삭 테이프에서 칩을 떼어 서브스트레이트 등에 붙일 때는 잘 떨어져야만 한다. 그래서 절삭 테이프에는 자외선(UV)에 반응하는 PSA가 있어 칩을 떼어내기 전에 자외선을 조사하여 접착력을 약하게 만든 후에, 칩을 떼어낼 때 박리가 쉽게 한다. 기존에는 백 그라인딩 후에 절삭 테이프에 웨이퍼를 붙였지만, 접착제에서 설명한 WBL이 칩의 접착제로 널리 사용되면서 WBL 필름과 절삭 테이프가 함께 있는 테이프에 백 그라인딩된 웨이퍼를 붙인다.

#7. 와이어(Wire)

▲ 그림 3 : 금(Au) 와이어 (ⓒ한올출판사, Photograph.Heraeus)

칩과 서브스트레이트 또는 리드프레임, 칩과 칩을 전기적으로 연결하는 와이어는 주로 순도가 높은 금(Au)을 사용한다. 금이 전성(얇게 퍼지는 성질)과 연성(길게 늘어나는 성질)이 좋아 와이어 연결 공정에 유리하며 내산화성 등이 좋아서 신뢰성이 높고, 전기전도도가 우수하여 전기적 특성까지 좋기 때문이다. 하지만 금은 가격이 비싸므로 제조 비용이 커진다. 때문에 금 와이어(Gold Wire)의 굵기를 가늘게 줄인 것을 적용하기도 하지만, 과하면 와이어가 끊어지기 쉬워 한계가 있다. 그래서 은(Ag) 등의 다른 금속을 넣어서 합금을 만들기도 하고, 금 코팅한 은(Au Coated Ag), 구리(Cu), 팔라늄 코팅한 구리(Pd Coated Cu), 팔라늄합금 코팅한 구리(AuPd Coated Cu) 등을 사용하기도 한다. 가격 경쟁력 때문에 금 와이어 대신 구리 와이어를 적용한 제품이 늘어나고 있는데, 구리 와이어는 금에 비해 전성과 연성은 조금 떨어지지만, 전기전도도가 좋다. 하지만 산화가 잘 되는 특성 때문에 와이어 연결 후뿐만 아니라 공정 중에서 와이어가 산화되는 문제가 있다. 그래서 구리 와이어의 경우에는 금 와이어와 다르게 연결 장비를 밀폐하고, 장비 안은 N2 가스 등으로 채워 구리 와이어가 공기에 노출되어 산화되지 않게 관리하고 있다.

#8. 포장 재료

▲ 그림 4 : 위에서부터 T&R(Tape&Reel)와 Tray(ⓒ한올출판사, Photograph.SK hynix)

패키지 공정 후 패키지 테스트 공정까지 완료되면 고객에게 보낼 반도체 제품을 출하하는데, 이때 T&R(Tape & Reel)이나 트레이(Tray)를 사용한다. T&R은 패키지 크기에 맞춰 제작한 포켓이 있는 테이프에 패키지들을 넣고, 이 테이프를 릴(Reel)로 말아서 포장한 후 출하한다. 트레이는 패키지를 트레이에 넣고, 이 트레이를 적층하여 포장한 후 출하한다.

지난번 웨이퍼 레벨 패키지의 기본 공정 소개에 이어 이번에는 웨이퍼 레벨 패키지의 종류별 공정 순서에 대해 이야기할 차례다. ▲팬인(Fan in) WLCSP(Wafer Level Chip Scale Package), ▲팬아웃(Fan out) WLCSP ▲RDL(ReDistribution Layer) 패키지, ▲플립 칩(Flip Chip) 패키지, ▲TSV 패키지의 공정 순서를 설명한 뒤, 포토/스퍼터링/전해도금/습식공정 외에 각 패키지에서 추가로 사용되는 웨이퍼 레벨 공정을 이어서 설명하려 한다.

#1. 팬인(Fan in) WLCSP(Wafer Level Chip Scale Package) 공정

팬인 WLCSP는 웨이퍼 테스트가 끝난 웨이퍼가 패키지 라인에 입고되면, 먼저 스퍼터링(Sputtering) 공정으로 금속 박막층을 만든다. 그리고 그 위에 포토 레지스트(Photo Resist)를 두껍게 도포하는데(Thick PR Coating), 패키지용 금속 배선 형성을 위해서는 그 배선 두께보다 포토 레지스트가 두꺼워야 하기 때문이다. 포토 레지스트는 포토 공정으로 패턴을 만들고, 패턴이 되어 열린 부분에 전해도금으로 구리(Cu)를 도금하여 금속 배선을 형성한다(Cu Electro-plating). 배선이 형성되면 포토 레지스트를 벗겨주고(TPR Strip), 필요 없는 부분의 금속 박막층을 화학적 에칭으로 제거한다(Thin Film Etch). 그리고 이 위에 절연층(Dielectric Layer)을 형성한다. 절연층은 다시 솔더 볼이 올라갈 부분만 포토 공정으로 제거하는데, 이때 절연층은 SR(Solder Resist)이라고도 부른다. 절연층은 WLCSP의 최종 보호막(Passivation Layer)이자 솔더 볼이 붙는 영역을 제한하는 역할을 한다. 만약 이 절연층이 없으면 솔더 볼을 붙이고, 리플로우할 때 솔더 볼이 금속층 위로 계속 녹아내려 볼 형태를 유지할 수 없을 것이다.
절연층이 포토 공정으로 패턴화되면 그 위에 솔더 볼을 붙이는 솔더 볼 마운팅 공정을 진행한다. 솔더 볼 마운팅이 끝나면 패키지 공정이 완료되므로, 웨이퍼 절단을 통해서 팬인 WLCSP 단품으로 만든다.

◎ 솔더 볼 마운팅(Solder Ball Mounting) 공정

▲ 그림 1 : 웨이퍼 레벨 리플로우 장비(ⓒ한올출판사, photograph.PSK)

솔더 볼 마운팅 공정은 WLCSP 위에 패키지용 솔더 볼을 붙이는 공정이다. 이는 컨벤셔널 패키지에서 서브스트레이트 위에 솔더 볼을 붙이는 공정과도 유사한데, 웨이퍼 위에 솔더 볼을 올린다는 차이점이 있다. 이 때문에 플럭스 도포, 솔더 볼 마운팅, 리플로우 과정은 똑같지만, 플럭스 도포와 솔더 볼 마운팅 시 사용하는 스텐실이 웨이퍼와 같은 크기다. 또한, 리플로우 장비도 컨베이어로 이송하는 대류(Convection) 리플로우 방식이 아닌 <그림 1>과 같은 핫 플레이트(Hot Plate) 기반의 웨이퍼 리플로우 장비를 사용한다. 웨이퍼 레벨의 리플로우 장비는 스테이지별로 이동하는 웨이퍼에 각각 다른 온도를 인가한다. 이를 통해 웨이퍼는 리플로우를 위한 온도 프로파일을 가지며 공정이 진행된다.

#2. 플립 칩 범프(Flip Chip Bump) 공정

플립 칩 패키지에서 범프를 형성하는 공정은 웨이퍼 레벨 공정으로 진행하지만, 후속 공정은 다음과 같이 컨벤셔널 패키지 공정으로 진행한다.

▲ 그림 2 : 플립 칩 범프(Flip Chip Bump) 형성 공정 순서

그리고 포토 레지스트를 도포하여 패턴화하는데, 형성할 범프의 높이 때문에 웨이퍼 레벨 패키지에서 가장 두껍게 도포할 수 있는 쪽에 속하는 포토 레지스트를 사용한다. 그리고 전해도금으로 솔더 범프를 만드는데, CPB(Copper Post Bump/Copper Pillar Bump)*의 경우에는 Cu를 도금한 뒤 다시 솔더를 도금한다. 솔더는 보통 무연 솔더인 Sn-Ag 합금을 사용한다. 도금을 완료하면 PR을 벗겨주고, 스퍼터링으로 형성한 UBM(Under Bump Metallurgy)* 박막을 금속 에칭으로 제거한다. 이후에 웨이퍼 레벨 리플로우 장비를 사용해 범프를 구형으로 만든다. 이처럼 솔더 범프 리플로우 작업이 필요한 이유는 범프 간 높이 차이를 최소화하고, 솔더 범프의 거칠기를 줄이며, 솔더의 산화물을 제거하여 플립 칩 본딩 공정 시의 접합성을 높이기 위해서다.

#3. 재배선(RDL, Redistribution Layer) 공정

▲ 그림 3 : 재배선(RDL, Redistribution Layer) 형성 공정 순서

재배선(RDL, Redistribution Layer) 공정은 칩 적층 등을 목적으로 사용되는데, 웨이퍼에 형성된 패드에 재배선용 금속층을 다시 만들어 새로운 패드를 형성하는 공정이다. 그래서 재배선 후의 패키지 공정은 그림 3과 같이 컨벤셔널 패키지 공정을 따른다. 이때, 칩을 적층할 경우에는 ‘다이 어태치→ 와이어 본딩’을 적층해야 하는 칩의 수만큼 반복한다.

RDL 공정은 웨이퍼 테스트가 끝난 웨이퍼가 패키지 라인에 입고되면 시작이다. 먼저, 스퍼터링공정으로 금속 박막층을 만든다. 그리고 그 위에 두꺼운 포토 레지스트를 도포한다. 그리고 포토 공정으로 패턴을 만들고, 패턴으로 열린 부분에 전해도금으로 금(Au)을 도금하여 금속 배선을 형성한다. 재배선 자체가 패드를 다시 만드는 공정이므로 와이어 본딩 시 접합성이 우수해야 한다. 때문에 와이어 본딩 재료인 Au와 같은 재료를 도금하는 것이다.

#4. 팬아웃(Fan out) WLCSP(Wafer Level Chip Scale Package) 공정

팬아웃 WLCSP를 만드는 공정은 먼저 웨이퍼 모양의 캐리어에 테이프를 붙이고, 그 위에 웨이퍼다이싱 공정이 완료된 칩 중에서 테스트에서 양품으로 판정 받은 칩들을 일정한 간격으로 붙이면서 시작된다. 그 다음에 웨이퍼 몰딩으로 칩과 칩 사이의 공간을 메워 새로운 웨이퍼 형태를 만든다. 웨이퍼 몰딩이 끝나면 캐리어와 테이프를 떼어낸다. 그리고 몰딩으로 형성된 새로운 웨이퍼에 웨이퍼 장비들을 이용해서 금속 배선을 만들고, 패키지용 솔더 볼을 붙인다. 마지막으로 패키지 단품으로 잘라주면 전체 공정이 완료된다.

◎ 웨이퍼 몰딩(Wafer Molding)

팬아웃 WLCSP를 만들기 위해서는 반드시 웨이퍼 몰딩을 해야 한다. 웨이퍼 몰딩 공정은 몰딩을 위한 성형틀에 웨이퍼(팬아웃 WLCSP의 경우엔 칩들이 붙여진 웨이퍼 형태의 캐리어)를 놓고 액상이나 가루(Powder) 또는 그래뉼(Granule) 타입의 에폭시 밀봉재(EMC)*를 몰드할 곳에 넣은 다음 압착(Compression)하고 열을 주어서 몰딩을 하는 공정이다. 웨이퍼 몰딩은 팬아웃 WLCSP뿐만 아니라 뒤에 설명할 TSV를 이용한 KGSD(Known Good Stacked Die)를 위한 필수 공정이기도 하다.

#5. 실리콘 관통 전극 TSV 패키지 공정

비아 미들(Via Middle)*로 만들어지는 TSV 패키지의 전체 공정 순서는 <그림 4>와 같다. 먼저, 웨이퍼 공정에서 비아를 형성하고 패키지 쪽에 와서 웨이퍼 앞면에 솔더 범프를 만든 후 캐리어 웨이퍼를 붙여서 백 그라인딩하고 웨이퍼 뒷면에 범프를 형성한 후 칩 단위로 잘라서 적층하는 순으로 공정을 진행한다.

웨이퍼 공정에서 TSV 비아를 비아 미들 타입으로 형성하는 공정을 개략적으로 보면, 먼저 웨이퍼에 CMOS 등의 트랜지스터를 형성한다(FEOL, Front End of Line). 그리고 TSV를 형성할 위치에 HM(Hard Mask)*을 이용하여 패턴을 만든다. 그다음은 실리콘(Si)를 에칭하는데, HM이 없는 부분을 드라이 에칭 공정으로 없애고 깊은 트렌치(Trench)를 만든다. 여기에 산화물(Oxide) 등의 절연막을 CVD(Chemical Vaporized Deposition, 화학 증착) 공정으로 형성한다. 이 절연막은 트렌치를 채울 Cu 같은 금속이 Si와 절연되게 함으로써, Cu로 인해 Si 오염을 방지한다. 절연막 위에는 금속 박막층(Seed/Barrier)을 만든다. 이 금속 박막층을 이용하여 Cu 등의 금속을 전해도금한다. 전해도금이 완료되면 CMP(Chemical-Mechanical Polishing) 공정으로 평탄화하며 동시에 웨이퍼 윗면에 있는 Cu를 모두 제거해 트렌치에만 Cu가 채워질 수 있게 한다. 이후에 후속 배선 공정(BEOL, Back End of Line)을 진행하여 웨이퍼 공정을 완료한다.

▲ 그림 4 : TSV 패키지 공정 순서(ⓒ한올출판사)

TSV를 이용한 칩 적층 패키지를 만들 때 크게 두 종류의 패키지를 만들 수 있다. 첫 번째는 3D 칩 적층으로 서브스트레이트를 이용한 패키지를 만드는 것이고, 두 번째는 KGSD(Known Good Stack Die)* 형태를 만들고 그것을 다시 2.5D 패키지나 3D 패키지로 만드는 것이다. 여기에서는 KGSD를 만드는 공정과 KGSD를 이용해 2.5D 패키지를 만드는 공정을 설명하겠다.

KGSD는 TSV로 칩 적층된 패키지로 이것을 이용해서 2.5D나 3D 패키지, 팬아웃 WLCSP 등의 추가적인 패키지 공정을 진행한다. KGSD의 대표적인 제품이 HBM(High Bandwidth Memory)이다. KGSD는 추가적인 패키지 공정을 진행해야 하므로 KGSD에 형성된 연결 핀(Pin)이 일반적인 솔더 볼이 아니라 미세 솔더 범프라는 특징이 있다. 이 때문에 칩들이 적층되어지는 곳이 3DS 패키지의 경우엔 서브스트레이트이지만, KGSD의 경우엔 웨이퍼이며 이 웨이퍼가 KGSD에서 가장 아랫부분의 칩(Bottom Chip)이 된다. HBM의 경우엔 이 것을 베이스 칩 또는 베이스 웨이퍼라고 부르고, 그 위에 적층되는 칩을 코어 칩이라고 부른다.

공정 순서를 설명하면, 베이스 웨이퍼와 코어 웨이퍼 모두 웨이퍼 앞면에 플립 칩 범프 형성 공정으로 범프를 만든다. 베이스 웨이퍼는 2.5D 패키지에서 인터포저에 붙일 수 있는 범프 배열을 가져야 한다. 반면에 코어 웨이퍼는 웨이퍼 앞면에 칩 적층을 위한 배열로 범프를 형성한다. 웨이퍼 앞면에 범프를 형성한 뒤에는 웨이퍼를 얇게 만들고 뒷면에도 범프를 만들어야 한다. 그런데 웨이퍼를 얇게 만들면 컨벤셔널 패키지 공정의 백 그라인딩 공정에서 설명한 것처럼 웨이퍼에 휨(Warpage)이 발생한다. 컨벤셔널 패키지의 경우엔 백 그라인딩 후에 웨이퍼를 원형틀(Ring Frame)에 테이프로 붙여야 휘어지지 않고 후속 공정을 진행할 수 있지만, 웨이퍼 뒷면에 범프를 만들어야 하는 TSV 패키지 공정에서는 불가능한 방법이다. 그래서 개발된 공정이 WSS(Wafer Support System) 공정이다. 캐리어 웨이퍼에 범프가 형성된 웨이퍼 앞면을 가접착용 접착제(Temporary Adhesive)로 붙이고, 뒷면을 그라인딩하여 웨이퍼를 얇게 만든다(Wafer Thinning). 캐리어 웨이퍼에 붙어있기 때문에, 얇아진 웨이퍼는 휘어지지 않는다.

또한, 캐리어 웨이퍼도 웨이퍼 형태이므로 그 상태로 웨이퍼 장비에서 공정이 가능하다. 이 구조를 이용하여 얇아진 웨이퍼 뒷면에 범프를 만든다. 코어 웨이퍼는 웨이퍼 앞뒤에 범프가 형성되었으면 캐리어를 떼어내고(Carrier Debonding) 컨벤셔널 패키지 공정처럼 원형틀에 테이프로 붙여주고, 웨이퍼 절단(Sawing/Dicing)을 한다. 베이스 웨이퍼는 계속 캐리어 웨이퍼에 붙인 상태로 코어 웨이퍼에서 절단한 칩을 떼어내고, 베이스 웨이퍼 위에 칩 적층을 한다. 적층이 완료되면 베이스 웨이퍼에 웨이퍼 몰딩을 하고, 캐리어 웨이퍼를 떼어낸다. 이렇게 되면 베이스 웨이퍼는 코어 칩들이 적층되어서 몰딩된 웨이퍼가 된다. 이 웨이퍼를 2.5D 패키지를 만들 수 있는 타깃 두께로 그라인딩해 주고, 칩 단위로 절단하면 KGSD가 완성된다. 이렇게 KGSD로 완성된 HBM을 포장(Packing)하여 2.5D 패키지를 만들 고객에 보내준다.

HBM과 로직 칩으로 SiP를 만드는 2.5D 패키지는 패키지 공정 순서에 따라 CoWoS(Chip on Wafer on Substrate)과 CoCoS(Chip on Chip on Substrate)로 구분할 수 있다.

CoWoS는 대만에 있는 파운드리 회사인 TSMC에서 개발하고 특허권을 갖고 있는 공정으로 인터포저(Interposer) 웨이퍼 위에 로직 칩과 HBM을 각각 붙이고, 웨이퍼 몰딩을 한 후 이 몰딩된 웨이퍼를 캐리어 웨이퍼와 본딩한다. 그리고 인터포저의 뒷면을 그라인딩하여 얇게 만들고, 서브스트레이트에 붙일 수 있는 솔더 범프를 형성한다. 캐리어 웨이퍼를 떼내고, 몰딩된 인터포저 웨이퍼를 단품 단위로 잘라서 서브스트레이트에 붙이고, 후속 패키지 공정을 진행한다. 마지막으로 열특성을 강화할 방열판(Heat Spreader)*을 부착하면 2.5D 패키지가 완성된다. CoCoS는 대부분의 OSAT(Out Sourced Assembly & Test) 회사에서 진행하고 있는 2.5D 패키지 공정이다. 앞면과 뒷면 모두에 범프가 형성된 인터포저를 칩 단위로 잘라서 서브스트레이트에 붙이고, 그 위에 HBM과 로직 칩을 각각 붙인다. 그리고 CoWoS처럼 후속 패키지 공정 및 방열판 부착을 완료한다.

◎ WSS(Wafer Supporting System) 공정

WSS는 백 그라인딩 전에 캐리어 웨이퍼를 붙인 후 백 그라인딩 공정을 진행하여 얇아진 웨이퍼를 백 그라인딩 된 면에 추가 공정이 가능할 수 있게 핸들링하는 시스템을 의미한다. TSV 패키지를 위한 웨이퍼에 캐리어를 붙이는 캐리어 본딩(Carrier Bonding) 공정과 웨이퍼 뒷면에 범프 형성 등의 공정을 완료한 후에 다시 캐리어를 떼어내는 캐리어 디본딩(Carrier Debonding) 공정이 WSS를 위한 공정이다. <그림 5>는 WSS를 위한 공정 순서를 나타낸 것으로 캐리어 본딩은 가접착용 접착제를 웨이퍼에 도포한 뒤 캐리어에 붙이는 공정이다. 캐리어 디본딩은 뒷면의 공정이 완료된 후 캐리어를 떼어내고, 웨이퍼에 접착제 성분이 남아 있지 않도록 세정하는 공정으로 이루어진다.

▲ 그림 5 : WSS 공정 순서(ⓒ한올출판사)

캐리어 본딩 공정에서 고려할 점은 캐리어 본딩으로 붙은 웨이퍼들의 전체 두께가 균일해야 하고, 접합부에 보이드(Void)가 없어야 하며, 두 웨이퍼 간의 정렬이 잘 되어 있어야 하고, 웨이퍼 가장자리에 접착제로 인한 오염이 없어야 하며, 웨이퍼의 휨이 적게 공정이 진행되어야 한다는 것이다. 그리고 디본딩 공정에서 고려할 점은 캐리어를 떼어낸 웨이퍼에 칩핑(Chipping)*같은 깨짐·균열이 없어야 하고, 접착제 잔여물(Residue)도 남지 않아야 하며 웨이퍼의 범프 변형(Deformation)이 생기지 않도록 공정이 진행되어야 한다는 것이다.

WSS에서 상대적으로 난이도가 높고 중요한 공정은 디본딩이다. 그래서 다양한 디본딩 방법이 제안되고 개발되었으며, 각 방법에 맞는 가접착용 접착제도 개발되었다. 대표적으로 열(Thermal) 방식, 레이저(Laser) 조사 후 필름을 벗겨내는(Peel off) 방식, 화학적 용해(Chemical Dissolution) 방식, 기계적으로 들어 올린 후(Mechanical Lift Off) 화학적 세정(Chemical Cleaning)하는 방식 등이 있다.

◎ 웨이퍼 에지 트리밍(Wafer Edge Trimming) 공정

▲ 그림 6 : 웨이퍼 에지 트리밍 (ⓒ한올출판사)

캐리어 웨이퍼와 본딩 후에 백 그라인딩 공정을 진행하면 TSV 패키지를 만들 웨이퍼는 오른쪽 빨간 원으로 표시한 것처럼 가장자리가 날카로워진다. 이 상태에서는 웨이퍼 뒷면에 범프를 형성하기 위한 포토 공정, 금속박막 형성 공정, 전해도금 공정 등 수많은 공정을 진행하며 웨이퍼 가장자리가 깨질 위험이 커진다. 웨이퍼 가장자리가 깨지면 그 균열이 내부까지 전파될 수 있고, 결국 추가 공정이 불가능한 상황까지 생긴다. 따라서 수율에서 엄청난 손실이 생기는 것이다. 이러한 문제를 해결하기 위해서 캐리어 웨이퍼와 본딩하기 전에 미리 TSV 패키지를 만들 웨이퍼의 앞면 가장자리를 트리밍해서 제거한다. 이렇게 가장자리 쪽이 제거된 웨이퍼로 캐리어 웨이퍼와 본딩한 후 백 그라인딩을 진행하면 <그림 6>의 아래 그림처럼 웨이퍼 가장자리의 날카로운 영역이 사라지고, 후속으로 여러 공정을 진행해도 가장자리가 깨질 위험도 사라진다. 일반적으로 트리밍 공정은 웨이퍼 절단용 블레이드가 회전하며 웨이퍼 가장자리를 따라 지나가면서 가장자리의 일정 부분을 제거하는 방식으로 진행된다.

◎ 적층(Stacking) 공정

TSV를 이용한 패키지에서는 웨이퍼 앞면과 뒷면에 각각 형성된 범프들을 본딩하여 적층한다. 본딩 방법은 플립 칩 본딩처럼 MR(Mass Reflow)*이나 열압착(Thermo-Compression)*방식 등을 이용한다. 그리고 적층 시 사용되는 형태에 따라 칩 투 칩(Chip to Chip), 칩 투 웨이퍼(Chip to Wafer), 웨이퍼 투 웨이퍼(Wafer to Wafer)로 적층 공정을 나눈다.

TSV가 형성된 칩들을 적층할 때 범프는 미세 범프다. 따라서 범프 간 간격이 작고, 적층되는 칩과 칩 사이 간격도 작아서 본딩의 신뢰성이 높은 열압착 방식이 많이 사용되었다. 하지만 열압착 방식은 본딩할 때마다 일정 시간 동안 열과 압력을 주어야 해서 전체 공정 시간이 길고, 생산성이 낮다는 단점이 있다. 그래서 최근에는 MR로 본딩 방식을 바꾸는 추세이다.

적층 시 형태상의 분류로 보면 생산성은 칩 투 칩 방식이 가장 낮고, 웨이퍼 투 웨이퍼 방식이 가장 높다. 하지만 현재 칩 투 칩 방식이 가장 많이 사용되고, KGSD 같은 패키지 타입에서 칩 투 웨이퍼 방식이 적용되고 있다. 웨이퍼 투 웨이퍼 방식은 생산성은 높지만, 이 방식을 적용하기 위해선 우선 적층하는 웨이퍼들의 칩 크기와 배열이 같아야 한다. 이종 제품 적층 시 이 방식을 적용하려면 칩 크기가 가장 큰 제품에 맞춰야 하므로 일부 제품은 필요 없이 칩 크기가 커질 수 있다. 칩 크기가 같다고 하더라도 적층 후에 같은 위치의 칩은 모든 웨이퍼에서 양품이어야 적층 후의 제품도 양품이 된다. 만약 한 웨이퍼에서라도 칩이 불량이면 다른 웨이퍼 내 동일 위치의 칩이 모두 양품이어도 적층된 제품은 불량이 되기 때문이다. 이러한 어려움 때문에 현재는 웨이퍼 투 웨이퍼 적층은 CIS(CMOS Image Sensor) 등의 일부 2층 적층을 위한 제품에서만 한정적으로 사용하고 있다.

지난 컨벤셔널 패키지 편에 이어 이번 웨이퍼 레벨 패키지 편은 2회로 나눠 설명하려 한다. 이번 편에서는 웨이퍼 레벨 패키지 공정을 설명하기 위해 가장 기본이 되는 ▲포토 공정, ▲스퍼터 공정, ▲전해도금 공정, 습식 공정인 ▲PR 스트립 공정 ▲금속 에칭 공정을 설명하고, 이어 다음 편에서 웨이퍼 레벨 패키지 공정에 대한 자세한 설명을 더 이어가려 한다.

웨이퍼 레벨 패키지는 웨이퍼 상태에서 패키지 공정을 진행하는 것을 뜻한다. 대표적으로 전체 공정을 웨이퍼 상태에서 진행하는 ▲팬인(Fan in) WLCSP(Wafer Level Chip Scale Package), ▲팬아웃(Fan out) WLCSP가 있고, 전체 패키지 공정의 일부를 웨이퍼 상태로 진행하는 ▲RDL(ReDistribution Layer) 패키지, ▲플립 칩(Flip Chip) 패키지, ▲TSV 패키지도 넓은 의미에서는 웨이퍼 레벨 패키지 범주에 들어간다.

패키지 타입에 따라 전해도금*으로 형성되는 금속의 종류와 패턴의 차이만 있고, 유사한 순서로 진행한다. 일반적인 공정 순서를 설명하겠다.

반도체 소자가 구현되어 웨이퍼 테스트까지 끝난 웨이퍼가 패키지 공정으로 들어오면 필요에 따라 먼저 웨이퍼에 절연층을 만든다. 이 절연층은 포토(Photo) 공정으로 칩 패드를 다시 한 번 노출시킨다. 그리고 그 위에 스퍼터링*으로 금속층을 웨이퍼 전면에 형성시킨다. 이 금속층은 후속으로 형성될 ▲전해도금된 금속층의 접착력 향상, ▲금속간 화합물 성장을 막는 확산 방지막, ▲전해도금 공정을 위한 전자(Electron)의 이동 통로 등의 역할을 한다. 그리고 이 위에 선택적으로 전해도금층을 만들기 위해 포토 레지스트(Photo Resist)를 도포하고 포토 공정으로 패턴(Pattern)을 만든다. 그리고 여기에 전해도금으로 두꺼운 금속층을 형성시킨다. 전해도금이 완료되면 포토 레지스트를 벗겨내는 스트립(Strip)을 진행하며, 남아있는 얇은 금속층들을 에칭(Etching)으로 제거한다. 그러면 전해도금된 금속층들이 원하는 패턴을 가지고 웨이퍼 위에 형성된다. 이 패턴이 배선 역할을 하는 것이 팬인 WLCSP이고, 패드 재배열 역할을 하는 것이 RDL, 범프가 되는 것이 플립 칩 패키지이다. 각각의 공정에 대해 더 자세히 알아보자.

▲ 그림 1 : 웨이퍼 레벨 패키지 공정 순서 ▲팬인(Fan in) WLCSP(Wafer Level Chip Scale Package), ▲팬아웃(Fan out) WLCSP, ▲RDL(ReDistribution Layer) 패키지, ▲플립 칩(Flip Chip) 패키지, ▲TSV 패키지 (ⓒ한올출판사)

#1. 포토(Photo) 공정

포토 공정은 리소그래피(Lithography) 공정이라고도 하는데, Litho(돌)와 Graphy(이미지)의 합성어로 석판화 기술을 뜻한다. 즉, 포토 공정은 빛에 반응하는 감광제를 웨이퍼에 도포한 후 원하는 패턴 모양을 갖는 마스크(Mask 또는 Reticle)를 통해서 웨이퍼에 빛을 조사하여 빛에 노출(Expose)된 영역을 현상(Develop)한 후에 원하는 패턴이나 형상을 만드는 공정이다. 주요 공정 순서를 <그림 2>에 나타내었다.

▲ 그림 2 : 포토 공정 순서(ⓒ한올출판사)</p

웨이퍼 레벨 패키지에서 포토 공정은 패턴이 있는 절연층(Dielectric Layer) 형성, 전해도금층 형성을 위한 포토 레지스트의 패턴 작업, 에칭으로 금속 배선을 만들어 주기 위한 에칭 방지막의 패턴 작업 등에 주로 사용된다.

▲ 그림 3 : 사진찍기와 포토 공정의 비교(ⓒ한올출판사)

포토 공정은 사진을 찍는 것과도 비교될 수 있다. <그림 3>과 같이 사진을 찍는 데 필요한 빛은 햇빛이고, 포토 공정에서는 광원(Light Source)이 된다. 그리고 사진에서 피사체인 물체/풍경/사람이 포토에서는 마스크(Mask) 또는 레티클(Reticle)이 된다. 피사체를 사진기로 찍는 것이 포토 공정에서는 장비에서 노출하는 것이고, 사진기의 필름 역할을 포토 공정에서는 웨이퍼 위에 도포된 감광제, 포토 레지스트(Photo Resist)가 한다.

감광제인 포토 레지스트를 웨이퍼에 도포할 때는 <그림 4> 같이 3가지 방법이 이용된다. 스핀 코팅(Spin Coating)법과 필름 라미네이션(Lamination)법, 스프레이 코팅(Spray Coating)법이다. 도포 후에는 점성(Viscoty)*을 가진 포토로 레지스트가 흘러내리지 않고 두께를 유지할 수 있도록 열처리(Soft Bake)하여 솔벤트(Solvent)* 성분을 제거해준다.

<그림 5>와 같이 스핀 코팅은 점성이 있는 포토 레지스트를 웨이퍼 가운데에 떨어뜨려 주면서 웨이퍼를 회전시켜, 웨이퍼 가운데 떨어진 포토 레지스트가 원심력에 의해 웨이퍼 가장자리로 퍼져 나가면서 균일한 두께로 도포되게 하는 방법이다. 이때 포토 레지스트의 점도가 높고, 웨이퍼 회전 속도가 낮으면 두껍게 도포된다. 반대로 점도가 낮고, 웨이퍼 회전 속도가 높으면 얇게 도포된다. 웨이퍼 레벨 패키지, 특히 플립 칩의 경우에는 솔더 범프 형성을 위한 포토 레지스트 층을 만들어야 하는데 30~100um(마이크로미터)까지의 두께가 필요하다. 이럴 경우엔 스핀 코팅법으로는 한 번의 도포로 원하는 두께를 얻기가 쉽지 않다. 경우에 따라선 도포와 열처리를 두 번 이상 반복해야 할 때도 있다. 필름 라미네이션법은 필름 두께를 처음부터 원하는 포토 레지스트 두께로 만들어서 공정을 진행하므로 두껍게 도포해야 하는 경우에 더욱 유리한 공법이다. 또한 공정 중에 웨이퍼 밖으로 버려지는 양이 없으므로 제조 비용상 장점이 있을 수 있다. 하지만 웨이퍼 구조에 요철이 있는 경우엔 필름을 웨이퍼에 밀착하기가 쉽지 않아서 불량이 발생할 수 있다. 웨이퍼에 요철이 아주 심한 경우엔 포토 레지스트를 한 가운데서만 뿌리는 스핀 코팅보다는 스프레이로 웨이퍼 전면에 고루 뿌리는 스프레이 코팅이 균일한 두께로 도포하는 데 유리하다.

▲ 그림 4 : 포토 레지스트를 도포하는 방법(ⓒ한올출판사)

▲ 그림 5 : 스핀 코팅(Spin Coating) 모식도(ⓒ한올출판사)

포토 레지스트를 도포(Coating)한 후 열처리한 다음에는 빛을 노출하는 노광 공정을 진행한다. 마스크에 만들어진 패턴에 광원을 통과시켜 웨이퍼 위의 포토 레지스트에서 패턴을 가지고 빛을 받게 한다. 이때 빛을 받은 부분이 약해지는 포지티브 타입 포토 레지스트를 사용하는 경우에는 마스크에 제거할 부분이 뚫려 있어야 한다. 반대로 빛을 받은 부분이 단단해지는 네거티브 타입 포토 레지스트를 사용하는 경우에는 마스크에 남아 있어야 하는 부분이 뚫려 있게 설계해야 한다. 웨이퍼 레벨 패키지에서는 주로 포토 공정 장비로 마스크 얼라이너(Mask Aligner)*나 스테퍼(Stepper)*를 사용한다.

노광 공정으로 포토 레지스트 구조에서 약해진 부분을 현상액으로 녹여내는 공정이 현상이다. 현상 공정은 <그림 6>과 같이 웨이퍼 가운데 현상액을 뿌리고, ▲웨이퍼를 저속으로 회전시키는 퍼들(Puddle) 타입과 ▲여러 장의 웨이퍼를 동시에 현상액에 침지하여 현상하는 탱크(Tank) 타입, ▲현상액을 스프레이로 뿌리는 스프레이 타입이 있다. <그림 7>은 퍼들 타입 현상용 챔버(Chamber)의 모식도이다. 퍼들 타입 현상이 끝나면 포토 레지스트가 포토 공정에 의하여 원하는 패턴 모양으로 완성된다.

▲ 그림 6 : 현상(Develop) 공법(ⓒ한올출판사)

▲ 그림 7 : 퍼들 타입 현상용 챔버(Chamber)의 모식도(ⓒ한올출판사)

#2. 스퍼터링(Sputtering) 공정

스퍼터링 공정은 웨이퍼 위에 금속 박막을 PVD(Physical Vapor Deposition, 물리 기상 증착) 공정의 일종인 스퍼터링으로 형성하는 공정이다. 웨이퍼 위에 형성된 금속 박막은 플립 칩 패키지와 같이 범프 아래에 있는 경우 UBM(Under Bump Metallurgy)으로 부른다. 보통, 2~3층의 금속 박막으로 형성되며, 웨이퍼의 접착력을 높이는 층(Adhesion Layer), 전해 도금시 전류가 흘러 전자를 공급하는 층(Current Carrying Layer 또는 Seed Layer), 솔더 젖음성*을 갖고 도금층과 금속 간 화합물 성장을 억제하는 확산방지층(Diffusion Barrier)이 형성된다. 예를 들어 Ti(티탄), Cu(구리), Ni(니켈) 구조로 박막이 형성된 경우, Ti는 접착력을 위한 층, Cu는 전류 전달을 위한 층, Ni는 확산 방지 및 솔더 젖음성 향상을 위한 층으로 형성된 것이다. UBM은 플립 칩의 품질과 신뢰성에 큰 영향을 준다.

RDL, WLCSP와 같이 금속 배선을 형성하기 위한 금속 박막은 보통 접착력 향상을 위한 층과 전류 전달을 위한 2개 층으로 만들어진다.

스퍼터링 공정의 원리를 <그림 8>에 표현하였다. Ar 기체를 플라즈마* 상태로 만들어서 Ar+ 이온이 증착될 금속과 동일한 조성을 가진 타깃(Target)에 물리적 충돌을 하는데, 그 충격으로 타깃에서 떨어져 나온 금속 입자가 웨이퍼에 증착되게 하는 공정이다. 스퍼터링 공정에서 증착되는 금속 입자는 일정한 방향성을 가진다. 그래서 평판인 경우에는 균일한 두께로 증착이 되지만, 트렌치나 비아 구조인 경우, 금속의 증착 방향과 수평인 벽면의 증착 두께가 증착 방향과 수직인 바닥보다 얇아질 수 있다.

▲ 그림 8 : 스퍼터링 공정 원리(ⓒ한올출판사)

#3. 전해도금(Electroplating) 공정

전해도금 공정은 전해질 용액의 금속 이온이 외부에서 공급되는 전자를 이용한 환원 반응에 의해 금속으로 웨이퍼에 증착되게 하는 공정이다. 웨이퍼 레벨 패키지 공정에서는 전기적 연결을 위한 금속 배선이나 접합부를 형성하기 위한 범프같이 두꺼운 금속층을 형성하고자 할 때 사용한다. <그림 9>는 전해도금의 원리를 나타냈다. 양극판(Anode Side)인 (+)극에서는 금속이 산화되어 이온이 되면서, 전자를 내어주어 외부 회로로 보낸다. 음극판(Cathode Side)인 (-)극에서는 양극판에서 산화된 금속 이온이나 용액 속에 있던 금속 이온이 전자를 받아 환원되고 금속이 된다. 웨이퍼 레벨 패키지를 위한 전해도금 공정에서 음극판은 웨이퍼가 된다. 양극판은 도금하고자 하는 금속으로 만들기도 하지만, 백금과 같은 불용성 전극*을 사용하기도 한다. 양극판을 도금하고자 하는 금속으로 만든 경우 금속이온이 양극판에서 녹아 나와 계속 공급되므로 용액 속의 이온 농도가 일정할 수 있지만, 불용성 전극을 사용한 경우에는 웨이퍼에 도금되면서 소모되는 금속 이온을 용액 속에 주기적으로 보충해서 농도를 유지해야 한다. 아래 <그림 10>은 음극판과 양극판에서 일어나는 전기화학적 반응식을 각각 정리했다.

▲ 그림 9 : 전해도금 원리(ⓒ한올출판사)

▲ 그림 10 : 음극판과 양극판에서 일어나는 전기화학적 반응식

웨이퍼의 전해도금을 위한 장비는 보통 웨이퍼의 도금될 면이 아래를 향하게 놓이며, 양극이 아래에 위치했다. 용액이 웨이퍼를 향해 샘물(Fountain)이 솟아오르는 것처럼 부딪히며 전해도금 되는 것이다. 이때 웨이퍼에 도금될 부분에서 포토 레지스트에 의해 열린 패턴이 용액과 만날 수 있다. 전자는 웨이퍼 가장자리에서 전해도금 장비를 통해 공급되며, 결국 패턴으로 형성된 위치에서 용액 속의 금속 이온과 만나 환원되며 성장하고 금속 배선이나 범프를 형성한다.

#4. 습식(Wet) 공정 – PR 스트립(Strip)과 금속 에칭(Etching)

전해도금 등 포토 레지스트의 패턴을 이용한 공정이 완료되면 역할을 다한 포토 레지스트(PR)를 제거해야 한다. 이 제거 공정이 PR 스트립이다. PR 스트립은 스트리퍼(Stripper)라는 화학 용액을 이용한 습식 공정이므로 퍼들(Puddle), 탱크(Tank), 스프레이(Spray) 공법을 사용할 수 있다(<그림 6> 참조). 스퍼터링으로 형성된 금속 박막은 금속 배선이나 범프가 전해도금 등의 공정으로 형성된 후에는 다시 제거해야 한다. 이 금속 박막이 그대로 남아 있으면 웨이퍼 전체가 전기적으로 연결되어 쇼트(Short)가 발생하기 때문이다. 금속 박막의 제거는 금속을 녹일 수 있는 산 계열의 에천트(Etchant)를 사용하여 습식으로 에칭한다. 사용하는 공법은 PR 스트립과 마찬가지로 퍼들, 탱크, 스프레이 공법을 사용할 수 있는데 (<그림 6> 참조), 웨이퍼의 금속 패턴이 미세화되면서 퍼들 방식이 널리 사용되고 있다.

“가장 어려웠던 일은 속도를 검증하는 것이었습니다. 모바일용 D램에 HKMG 공정을 도입했는데 이 제품 속도를 측정하는 테스트 장비가 없는 거에요. 세계 최고 속도 9.6Gbps를 개발하는 것이라서… 측정 시스템에서도 속도제한이 걸려 검증이 쉽지 않았습니다. 결국 속도에 영향을 주는 항목들을 하나하나 뽑아내 목표치를 맞추면서 개발하게 되었습니다.”

지난 2022년 11월 SK하이닉스는 8.5Gbps 동작 속도와 함께 세계 최저 구동 전력인 1.01~1.12V를 구현한 모바일용 D램 LPDDR5X(Low Power Double Data Rate 5X)를 출시했다. 이어 올해 1월에는 다시 세계 최고속 9.6Gbps의 LPDDR5T 개발에 성공, 모바일용 D램의 역사를 새롭게 썼다.

스마트폰에 들어가는 모바일용 D램은 크기가 작아야 하고 소비전력이 낮아야 한다. 또 더 많은 기능을 수행하기 위해 속도는 더욱 빨라져야 한다. 하지만 미세화(Scaling)*의 한계에 다다른 현시점에서 기술 난이도는 점점 더 높아지고 있다.

그럼에도 불구하고 SK하이닉스가 모바일용 D램 강자 지위를 공고히 할 수 있었던 ‘기술력의 비밀’은 무엇일까? High-K Metal Gate(이하 HKMG) 공정을 세계 최초로 모바일용 D램에 적용했다는 것이다. 바로 그 HKMG 공정의 원리부터 LPDDR5X, LPDDR5T 도입 과정까지, 뉴스룸에서 정리했다.

세계 최고속, 저전력 모바일용 D램을 완성한 ‘HKMG 공정’

사실 HKMG는 10여 년 전부터 상용화되어 왔다. 획기적인 기술임에도 불구하고 1)기술 자체의 높은 난이도 2)기존 소재 대비 공정 비용 증가 3)예측할 수 없는 리스크 4)전자 누출을 제어하기 위한 기술 개발의 어려움 등 다양한 난제들이 있었다. 무엇보다 모바일용 D램 분야에는 한번도 적용된 적 없던 기술이기에, SK하이닉스 역시 긴 고민이 필요했다.

결국 실패 가능성이라는 리스크를 감수하고, SK하이닉스는 모바일용 D램의 패러다임을 바꿀 ‘도전’을 감행했다. 이는 모바일용 D램의 두뇌와 심장을 바꾸는 것과 맞먹는 일이었다.

모바일용 D램 주변부(Peri) 트랜지스터에 HKMG를 적용하는 건 큰 도전이었다. 일반적으로 D램은 데이터 저장이 이뤄지는 셀 트랜지스터와 데이터의 입출력을 담당하는 주변부 트랜지스터로 이뤄지는데, 주변부에 HKMG를 적용하면서 동시에 셀과 주변부 간의 연결 문제를 고려해 셀에는 영향을 최소화해야 했기 때문이다.

셀(Cell) 공정이 미세화 됨에 따라 셀을 구동하는 주변 회로의 면적도 줄어들었다. 이로 인해 전하를 공급하는 트랜지스터의 크기가 줄어들면서 게이트 절연막의 두께가 감소하는데 여기서 문제가 발생된다. 기존 모바일용 D램의 절연막 소재인 실리콘옥사이드(SiON)가 ‘속도’ 측면에서 한계를 드러내고 있는 것. 게다가 절연막의 두께가 감소할수록 누설 전류량이 증가하여 전력 손실이 발생되기 때문에 효율성 측면에서 문제가 드러났다.

솔루션을 찾기 위해 SK하이닉스는 절연막에 기존 절연막보다 5배 정도 유전율*이 높은 High-K 물질을 적용했다. 똑같은 전압을 가하더라도 같은 면적과 두께라면 High-K 물질을 적용한 절연막이 기존 실리콘옥사이드(SiON)보다 5배 더 많은 전하를 모을 수 있게 된다. 즉 유전율이 높은 High-K 물질로 절연막을 만들어 두께와 누설 전류를 줄일 수 있는 것이다.

그런데 기존 게이트에 적용된 폴리실리콘(poly-Si)과 High-K 물질을 함께 사용하면 게이트의 저항이 높아져 오히려 높은 전압이 필요하고 또한 전자의 속도가 느려지는 문제가 발생했다. 이를 해결하기 위해 게이트 물질을 금속 게이트(Metal Gate)로 교체하였다. 이로써 높은 유전율을 가진 게이트 산화물과 금속 전극을 결합한 HKMG 통합 솔루션을 완성했다.

세계 최초, 모바일용 D램 HKMG 기술 적용을 위한 여정

SK하이닉스는 가장 먼저 개발-연구-제조 부문의 소자 및 공정 전문가로 구성된 TF를 구성, 개발 업무에 착수했다. 동시에 파생(Derivative) 제품* 최초로 공정 개발 초기 단계부터 소자 설계, PE 팀 내 프로젝트 원팀 조직을 구성, 신뢰성과 품질 리스크를 점검하며 함께 이슈를 해결해 나갔다. TF의 가장 큰 목표는 기존 공정을 최대한 유지하여 비용을 최소화하면서 HKMG 기술을 접합한 통합 솔루션을 개발하는 것이었다.

단, HKMG의 특성을 이용해 속도를 높이면서 동시에 파워를 줄이는 방안이 필요했다. 하지만 파워를 줄이기 위해 전기 용량을 낮추는 것은 칩 크기의 한계 때문에 불가능했고, 결국 전압을 낮추는 설계 외에는 방법이 없던 상황. 이를 위해 설계 내부 전원을 낮추는 전력 설계(Power Architecture)와 절전모드에서 게이트 레벨을 낮추어 전력 소모를 크게 줄이는 등 혁신적인 설계 기술 아이디어를 적용했고, 마침내 저전력 경쟁력을 확보하게 되었다.

SK하이닉스, 모바일용 D램 LPDDR5X, LPDDR5T로 신화를 새롭게 쓰다. 세계 최고속, 초저전력 동시 구현

이렇게 출시된 LPDDR5X 제품은 누설 전류를 효과적으로 제어해 이전 세대 대비 33% 속도 향상(8.5Gbps)과 함께 21% 전력 감소 효과를 나타내어 환경적 측면에서도 업계의 목표 사양을 충족하면서도 에너지 효율을 높여 탄소 저감에도 기여하였다.

그리고 두 달 뒤 개발된 LPDDR5T는 LPDDR5X와 동일한 초저전압 범위에서 작동하면서 동작 속도는 13% 빠른 9.6Gbps로 현존하는 모바일용 D램 중 최고속 제품이다.

현재 HKMG 공정을 적용한 SK하이닉스의 모바일용 D램은 여러 고객으로부터 세계 최고의 성능이라는 긍정적인 피드백을 받고 있다. 또, 회사는 JEDEC(국제반도체표준협의기구)에 모바일용 D램의 신규 스펙을 제정하는 것을 추진하고 있다.

이제 SK하이닉스의 다음 목표는 HKMG 공정 개발 성공의 경험을 적극적으로 활용해 후속 제품뿐만 아니라 차세대 기술 및 제품에 더 큰 혁신을 가져오는 것이다. LPDDR5X와 LPDDR5T는 시작일 뿐이다.

반도체 공정은 웨이퍼를 제조하고 회로를 새기는 전공정, 칩을 패키징하는 후공정으로 나뉜다. 이중 후공정은 반도체 미세화 기술이 한계점에 다다른 현시점에서 중요성이 점점 더 커지고 있다. 특히, 새로운 부가가치를 만들 수 있는 핵심 기술로 주목받고 있다.
 

뉴스룸은 앞으로 총 11화에 걸쳐 <반도체 부가가치를 올리는 패키지와 테스트>라는 책을 근간으로 반도체 후공정 과정에 대해 살펴보고자 한다. 이번 연재가 업계에 입문하려는 학생들에게는 길잡이가 되는 지침서의 역할을, 유관 업무에 종사하는 분들에게는 이해도를 높이는 안내서의 역할을 할 수 있기를 바란다.(필자 주)

<그림 1>은 컨벤셔널(Conventional) 패키지* 중 플라스틱(Plastic) 패키지 공정의 순서를 나타낸 것이다. 리드프레임 타입 패키지와 서브스트레이트 타입의 공정 전반부는 비슷하다. 하지만 후반부 연결 핀 구현 방법의 차이 때문에 공정도에 차이가 생긴다.

* 컨벤셔널 패키지 : 웨이퍼를 칩 단위로 먼저 잘라서 진행하는 패키지 공정. 참고로 웨이퍼 레벨 패키지는 웨이퍼 상태에서 먼저 패키지 공정을 일부 진행 후 자르는 공정을 의미. (자세한 내용은 3편 참조)

▲ 그림 1 : 컨벤셔널 패키지 공정 순서(ⓒ한올출판사)

테스트 완료된 웨이퍼가 패키지 라인에 도착하면 먼저 백 그라인딩으로 원하는 두께가 될 때까지 갈아낸다(Back Grinding). 그리고, 칩 단위로 분리될 수 있도록 웨이퍼를 절단한다(Wafer Sawing). 이후에 양품으로 판정된 칩들만 떼어내서 리드프레임이나 서브스트레이트에 붙여준다(Die Attach). 그리고 칩과 기판을 와이어(Wire)로 전기적 연결을 해 준다(Wire Bonding). 그다음에 칩을 보호하기 위해서 EMC로 몰딩해 준다(Molding). 여기까지는 리드프레임 타입(Leadframe Type) 패키지나 서브스트레이트 타입(Substrate Type) 패키지 모두 유사하다.

이후에 리드프레임 타입 패키지는 리드를 각각 분리하는 트리밍(Trimming)*, 리드의 끝부분에 솔더를 도금해 주는 공정(Solder Plating), 마지막으로 하나의 패키지 단위로 분리하고 리드를 시스템 기판에 붙일 수 있게 구부려 주는 공정(Forming)을 거친다.

* 트리밍(Trimming) : 리드프레임 타입 패키지에 적용하는 공정으로 몰딩 후, 각각의 리드 사이를 연결해 주던 댐바(Dambar)를 절단 펀치(Cutting Punch)로 잘라서(Trim) 제거해 주는 공정

서브스트레이트 타입 패키지는 몰딩 이후에 서브스트레이트 패드(Substrate Pad) 부분에 솔더 볼을 붙이는 공정(Solder Ball Mounting)을 진행한 뒤 이것들을 하나하나의 패키지로 잘라내는 공정(Singulation)으로 마무리한다.

여기에서는 서브스트레이트 타입 패키지 공정 위주로 좀 더 자세히 설명하겠다.

#1. 백 그라인딩(Back Grinding)

백 그라인딩(Back Grinding, B/G) 공정은 제작된 웨이퍼를 패키지 특성에 적합한 두께로 만들기 위해 웨이퍼의 뒷면을 가공한 후 원형 틀(Ring Frame)에 붙이는(Mount) 공정까지 포함한다. <그림 2>는 백 그라인딩 과정을 모식도로 표현한 것이다.

▲ 그림 2 : 웨이퍼 백 그라인딩 공정 순서(ⓒ한올출판사)

웨이퍼의 뒷면을 연마(Grinding)하기 전, 앞면에 보호용 테이프인 백 그라인딩 테이프를 붙인다. 이것은 백 그라인딩 공정 중 회로가 구현된 웨이퍼의 앞면에 물리적인 손상이 생기지 않게 하기 위해서다. 그다음에 휠이 회전하면서 웨이퍼의 뒷면을 연마한다. 이때, 입자의 크기가 큰 휠을 이용하여 목표 두께 근처까지 빠른 속도로 그라인딩한 뒤, 고운 입자를 가진 휠을 이용하여 목표 두께까지 섬세하게 그라인딩한다. 그리고 입자가 고운 패드로 표면의 거칠기(Roughness)를 다듬는 폴리싱(Polishing)* 작업을 해준다.

* 폴리싱(Polishing) : 그라인딩(Grinding)한 웨이퍼의 뒷면을 더 평탄화하는 공정

그라인딩된 면이 거친 경우, 후속 공정 중에 응력이 가해졌을 때 균열이 발생하기 쉽다. 그만큼 칩이 잘 깨지는 것이다. 따라서 폴리싱 공정으로 균열의 시작점이 될 만한 곳이 없도록 표면을 매끈하게 다듬어 칩이 깨질 확률을 줄여주는 것이 중요하다.

칩을 한 개 넣은 패키지는 200~250um 정도 두께로 그라인딩한다. 칩 적층을 해야 하는 경우엔 대부분 동일한 패키지 두께에 칩을 더 적층하는 것이므로 그만큼 칩 두께, 즉 웨이퍼 두께를 더 줄여야 한다. 그런데 웨이퍼를 그라인딩하면 앞면에 공정으로 생긴 잔류 응력 때문에 수축이 발생하고 웨이퍼가 스마일 모양으로 휜다. 웨이퍼가 얇아지면 얇아질수록 그 휘는 정도는 점점 더 심해진다. 그러므로 후속 공정이 가능하도록 휜 웨이퍼를 펴서 붙잡아 주어야 한다. 이를 위해 백 그라인딩된 웨이퍼 뒷면에 마운팅 테이프를 붙인 후, 이것을 원형 틀에 붙여 웨이퍼가 펴지게 만들어 준다. 그다음에 웨이퍼 앞면의 소자를 보호하기 위해 붙여놓았던 백 그라인딩 테이프를 다시 떼어주고, 반도체 소자가 노출되도록 하여 백 그라인딩 공정을 완료한다.

#2. 웨이퍼 절단(Wafer Sawing/Dicing)

웨이퍼 절단(Wafer Sawing) 공정은 백 그라인딩을 완료한 웨이퍼의 스크라이브 레인(Scribe Lane)*을 절단하여 칩 단위로 분할하는 공정이다. 이는 칩 단위의 패키지 공정 진행을 위해 필요한 작업이며, 다이싱(Dicing) 공정이라고도 부른다.

* 스크라이브 레인(Scribe Lane) : 칩/다이를 웨이퍼에서 자를 때 주변의 소자에 영향을 주지않고 나눌 수 있게 지정된 적당한 폭의 공간을 지칭. 반도체 공정을 적절히 진행하기 위한 것이나 다양한 고려 사항이 반영됨

<그림 3>은 블레이드(Blade)* 다이싱으로 웨이퍼를 칩 단위로 분할하는 공정을 모식도로 나타낸 것이다. 그림의 왼쪽 웨이퍼에서 격자 모양 선으로 보이는 것이 바로 스크라이브 레인이다. 이것은 절단 공정으로 사라질 영역이므로 반도체 소자가 구현되어 있지 않다. 블레이드 다이싱은 휠 끝을 다이아몬드 가루(Grit)로 강화한 톱날이 웨이퍼를 절단하는 것이다. 톱날이 회전하면 작업 공차가 생기므로, 두껍게 스크라이브 레인의 공간을 휠보다 두껍게 확보해야 한다.

* 블레이드(Blade) : 웨이퍼를 칩 단위로 분리하기 위해, 또는 공정이 완료된 서브스트레이트 스트립(Strip)을 각각의 패키지 단위로 분리하기 위해 자를 때 사용하는 휠 모양의 톱날

▲ 그림 3 : 블레이드 다이싱 공정 순서(ⓒ한올출판사)

웨이퍼 절단 방법은 블레이드 다이싱 외에도 레이저 다이싱이 있다. 블레이드 다이싱은 블레이드가 물리적으로 웨이퍼에 접촉하기 때문에, 요구되는 두께가 얇아지면서 공정 중에 웨이퍼가 깨지기 쉽다. 그래서 개발된 방법이 레이저 다이싱이다. 레이저 다이싱은 보통 웨이퍼 뒷면에서 레이저를 조사하여 웨이퍼를 절단한다. 레이저로 웨이퍼를 절단하므로 물리적 충격을 주지 않고, 얇은 웨이퍼를 절단하기에도 적합하다. 그리고 절단 면의 손상이 적어 칩의 강도도 높다.

웨이퍼가 얇아지면서 공정 순서를 바꾸어 절단 시 칩의 손상을 줄이는 방법들이 제안되었는데, 이 방법이 DBG(Dicing Before Grinding)이다. 보통의 공정은 백 그라인딩으로 웨이퍼를 얇게 만든 후 얇아진 웨이퍼를 절단하는 것인데, 이 방법은 웨이퍼를 먼저 부분적으로 절단한 후 백 그라인딩을 하고, 마운팅 테이프를 확장(Mounting Tape Expand)*하여 완전히 절단하는 공법이다.

* 마운팅 테이프 확장(Mounting Tape Expand) : 스텔스 다이싱(Stealth Dicing)을 위해 웨이퍼에 레이저를 집광하여 데미지를 준 후, 웨이퍼에 붙어 있는 마운팅 테이프를 확장한다. 이때, 물리적인 힘이 가해지며 데미지가 생긴 곳이 깨지며 칩 단위로 다이싱 된다.

#3. 다이 어태치(Die Attach)

다이 어태치(Die Attach) 공정은 <그림 4>에 표현된 것처럼 웨이퍼 절단 공정으로 절단된 칩을 마운팅 테이프에서 떼어낸 후(Pick Up), 접착제(Adhesive)가 도포된 서브스트레이트나 리드프레임에 붙이는(Attach) 공정이다.

▲ 그림 4 : 다이 어태치 공정 순서(ⓒ한올출판사)

웨이퍼 절단 공정 중에는 잘라진 칩이 마운팅 테이프에서 떨어져서는 안 된다. 그러나 어태치 공정에서는 마운팅 테이프에 붙여진 칩을 떼어내야 한다. 이때 마운팅 테이프의 접착력이 너무 강하면 칩을 떼어낼 때 손상이 생길 수 있다. 때문에 마운팅 테이프에 사용되는 접착제는 웨이퍼 절단 시에는 강한 접착력을 유지하고, 칩 어태치 전에 자외선 빛을 쬐면 접착력이 약해지는 재료를 사용한다. 그리고 웨이퍼 테스트에서 양품으로 판정된 칩만을 떼어낸다.

떼어낸 칩은 다시 접착제로 서브스트레이트에 붙여야 하는데, 접착제가 액상인 경우에는 서브스트레이트에 미리 도포해야 한다. 일종의 주사기 같은 디스펜서(Dispenser)로 도포하는 방법과 스텐실 프린팅(Stencil Printing)*하는 방법이 있다. 접착제가 고상인 경우에는 주로 테이프 형태인데, 특히 칩을 적층해야 하는 경우에는 테이프 형태를 선호한다. 이 고상 접착제는 DAF(Die Attach Film) 또는 WBL(Wafer Backside Lamination) 필름이라고 부른다. 웨이퍼 백 그라인딩 후에 마운팅 테이프와 웨이퍼 뒷면 사이에 DAF를 붙이고, 웨이퍼를 절단할 때 DAF도 같이 절단한다. DAF가 칩 뒷면에 붙은 상태로 떨어지므로, 그대로 서브스트레이트나 칩 위에 붙인다.

* 스텐실 프린팅(Stencil Printing) : 서브스트레이트(Substrate)등에 페이스트(Paste) 타입의 재료를 도포하기 위해 스텐실(Stencil)로 만들어진 마스크(Mask)를 이용하여 원하는 곳에 프린팅(Printing)하는 공정 방법

#4. 인터커넥션(Interconnection)

인터커넥션(Interconnection)은 패키지 내부에서 칩과 서브스트레이트, 칩과 칩 등을 전기적으로 연결하는 것으로, 와이어를 이용한 한 와이어 본딩(Wire Bonding)과 플립 칩 본딩(Flip Chip Bonding)이 있다. 플립 칩 본딩의 경우에는 접합부의 신뢰성을 높이기 위해서 반드시 언더필(Underfill) 공정이 필요하다.

▲ 그림 5 : 와이어 본딩 공정 순서(ⓒ한올출판사)

◎ 와이어 본딩(Wire Bonding)

열·압력·진동을 이용해 금속 와이어로 칩과 서프스트레이트를 전기적으로 연결하는 것이 와이어 본딩(Wire Bonding)이다. 와이어는 보통 금을 사용하는데, 전기 전도도도 좋지만 연성이 좋기 때문이다. 와이어 본딩은 바느질과 비슷한 개념이다. 여기서 실은 와이어이고, 바늘은 캐필러리(Capillary)이다. 와이어를 실타래 같이 실패(Spool)에 감아 장비에 장착하고, 선을 뽑아서 캐필러리의 가운데로 통과시켜 캐필러리의 끝에 테일(Tail)을 만든다. 그 다음 EFO(Electric Flame-Off)에서 와이어 테일에 강한 전기적 스파크(Spark)를 주면 그 부분이 녹았다가 응고하면서 표면 장력 때문에 볼 형태가 만들어진다. 이를 FAB(Free Air Ball)라 부른다.

<그림 5>는 와이어로 칩과 서브스트레이트를 연결하는 공정 순서를 보여준다. 형성된 FAB를 칩의 패드에 힘을 가해 붙여 볼 본딩을 형성한다. 그리고 캐필러리를 서브스트레이트 쪽으로 이동시키면 와이어도 실처럼 빠져 나오면서 루프(Loop)를 형성한다. 서브스트레이트에서 전기적으로 연결할 부분인 본드 핑거(Bond Finger)에 와이어를 눌러서 스티치 본딩(Stitch Bonding)*을 형성한다. 이후 와이어를 약간 더 빼서 테일을 만든 다음 끊으면 와이어를 이용한 칩과 서브스트레이트의 연결이 완료된다. 이 과정을 다른 칩 패드와 서브스트레이트의 본드 핑거에서 반복하면서 와이어 본딩 공정이 진행된다.

* 스티치 본딩(Stitch Bonding) : 반도체 패키지 공정에서 와이어로 패드에 본딩할 때 와이어를 눌러서 붙이는 것

◎ 플립 칩 본딩(Flip Chip Bonding)과 언더필(Underfill)

플립 칩 본딩(Flip Chip Bonding)은 칩 위에 범프를 만들어서 서브스트레이트와 전기적/기계적 연결을 한 것으로 와이어 본딩보다 전기적 특성이 우수하다. 플립 칩 본딩 시, 칩과 서브스트레이트의 열팽창 계수 차이에 의한 스트레스를 범프만으로는 만족시킬 수 없으므로 반드시 범프와 범프 사이의 공간을 폴리머(Polymer)로 채워주는 언더필(Underfill) 공정도 함께 진행해야 한다.

본딩은 MR(Mass Reflow) 공정과 열압착(Thermo Compression) 공정이 있는데, MR은 뒤의 솔더 마운팅 공정 부분에서 설명할 리플로우(Reflow)를 이용한 것으로 높은 온도를 가해 접합부의 솔더를 녹여 칩과 서브스트레이트를 붙이는 공정이다. 열압착(Thermo Compression) 공정은 플립칩 본딩을 할 접합부에 온도와 압력을 가해서 접합해준다.

플립 칩 범프와 범프 사이를 채워주는 언더필 공정은 플립 칩 본딩 후에 재료를 채우는 포스트 필링(Post Filling)과 플립 칩 본딩 전에 재료를 채우는 프리-어플라이드(Pre-Applied) 언더필로 크게 두 가지다. 포스트 필링 공정은 언더필 방식에 따라 캐필러리 언더필(Capillary Underfill, CUF)과 MUF(Molded Underfill)로 나눌 수 있다. 캐필러리 언더필(CUF)은 플립 칩 본딩 후에 캐필러리로 언더필 재료를 칩 옆면에 주사하여 범프 사이사이를 채우는 방식이다. MUF는 추가적인 언더필 공정 없이 뒤에 설명할 몰딩 공정에서 몰딩 재료인 EMC가 범프 사이사이를 채워 언더필 기능도 하게 한다.

#5. 몰딩(Molding)

와이어 본딩이나 플립 칩 본딩이 완료된 칩은 외부 충격으로부터 구조물이 손상되지 않도록 표면을 싸서 보호하는 공정(Encapsulation)이 필요하다. 이를 위한 공정으로는 몰딩(Molding), 실링(Sealing), 웰딩(Welding) 등이 있는데, 플라스틱 패키지에서는 몰딩만 적용한다.

몰딩은 열경화성 수지*에 여러 가지 무기 재료를 혼합하여 만든 재료인 EMC(Epoxy Molding Compound)를 칩과 와이어 등에 둘러 외부의 물리적 화학적 충격으로부터 보호하고, 고객이 원하는 패키지 크기나 모양을 만든다.

* 열경화성 수지 : 저분자 유기물과 무기물이 혼합되어, 열을 받으면 각 분자들 사이에 중합 반응이 일어나 고분자 화합물이 되어 단단해지는 혼합 물질. 반도체에서는 EMC가 대표적이며, EMC는 반도체에 가해지는 열적, 기계적 손상과 부식 등을 막아 반도체 회로의 전자, 전기적 특성을 보호한다.

이를 위해 몰딩 공정은 금형틀에서 진행된다. 몰딩 공법 중 하나인 트랜스퍼 몰딩(Transfer Molding) 작업 시에는 와이어 본딩으로 칩을 연결한 서브스트레이트를 양쪽 금형틀에 놓고, 가운데에 EMC 태블릿(Tablet)을 놓고 온도와 압력을 가한다. 이를 통해 고체인 EMC는 액체가 되고, 양쪽 금형틀로 흘러 들어가서 공간을 채운다. 트랜스퍼 몰딩은 칩과 패키지 윗면의 간격, 즉 EMC를 채워야 할 칩 위의 공간이 작아지면 유체인 EMC가 흘러 들어가기가 힘들어지므로 공정이 어려워진다. 그리고 서브스트레이트가 커지는 경우, 금형틀도 커지기 때문에 그만큼 공간을 채우기 힘들어진다.

그런데 칩 적층 수가 늘어나고, 패키지 두께는 줄어들면서 칩과 패키지 윗면의 간격은 계속 작아지는 추세다. 한꺼번에 더 많은 칩을 넣으면 일괄 공정을 진행해 제조 비용을 낮출 수 있기 때문에 서브스트레이트의 크기도 커지고 있다. 그만큼 트랜스퍼 몰딩 공정에 한계가 생기고 있다는 뜻인데, 이를 극복하는 기술이 바로 컴프레션 몰딩(Compression Molding)이다. 컴프레션 몰딩 시에는 EMC 가루(Powder/Granule)를 금형틀에 미리 채운다. 다음에 몰딩할 서브스트레이트를 틀에 넣고 온도와 압력을 가하면 금형틀에 채워진 EMC가 액상이 되면서 성형이 된다. 이 경우엔 EMC가 흐르는 일이 없이 그 자리에서 액상이 되어 공간을 채우기 때문에 칩과 패키지 윗면의 작은 간격을 채우는 데도 문제가 생기지 않는다.

#6. 마킹(Marking)

마킹(Marking)은 반도체 패키지 표면에 반도체 종류, 제조사 등의 제품 정보와 고객이 원하는 특정 표식 등의 무늬, 기호, 숫자나 문자 등을 새기는 공정이다. 특히, 패키징 후 반도체 제품의 불량으로 동작 자체가 불가능할 때 마킹된 정보를 기초로 불량 원인 등을 추적할 수 있다. 마킹은 레이저(Laser)로 EMC 등의 재료를 태워 음각으로 새기는 방법과 잉크(Ink)를 사용해 양각으로 새기는 방법이 있다.

플라스틱 패키지는 몰딩이 완료된 후에 표면에 원하는 정보를 표시할 수 있다. 레이저 마킹의 경우엔 단순히 음각으로 새기는 것이기 때문에 마킹의 가독성을 높이기 위해 보통 검은색 EMC를 선호한다. 새기는 문자나 기호에 색깔을 줄 수 없기 때문에 검은색 배경에 음각으로 새긴 것이 잘 보이기 때문이다.

#7. 솔더 볼 마운팅(Solder Ball Mounting)

서브스트레이트 타입 패키지에서 솔더 볼은 패키지와 외부 회로의 전기적 통로뿐만 아니라 기계적 연결 역할까지 한다. 솔더 볼 마운팅은 서브스트레이트 패드에 솔더 볼을 접착해 주는 공정이다. 플럭스(Flux)*를 패드에 도포한 후, 솔더 볼을 서브스트레이트 패드에 올려주고, 리플로우 공정을 통해서 솔더 볼을 녹여 붙여준 다음 플럭스를 세척하여 없애는 순으로 진행한다. 플럭스는 리플로우 공정에서 솔더 볼 표면의 불순물과 산화물을 제거한다. 이를 통해 솔더 볼은 균일하게 녹을 수 있으며 표면도 깨끗해진다. 각 패드에 솔더 볼들을 올리기 위해 볼의 크기보다 약간 더 큰 구멍이 뚫린 스탠실에 솔더 볼을 흘려주면, 구멍 1개당 1개의 솔더 볼이 채워진다. 이후에 다시 서브스트레이트와 스텐실을 분리하면 서브스트레이트 위에 솔더 볼들이 위치하게 된다. 이때 이미 패드에 도포된 플럭스가 있어서 솔더 볼들은 가접착 상태로 패드에 붙는다.

* 플럭스(Flux) : 솔더 볼이 볼랜드의 Cu와 잘 접착하기 위한 용매제로써 수용성과 지용성으로 구분. 주 역할은 솔더 볼 위의 불순물과 산화물을 제거하는 것이다.

▲ 그림 6 : 리플로우 온도 프로파일(ⓒ한올출판사)

서브스트레이트 패드에 플럭스와 함께 붙여진 솔더 볼들은 열을 가하는 리플로우 공정을 통해 녹아서 패드에 붙는다. <그림 6>은 리플로우 공정에서 인가되는 온도 프로파일을 보여준다. 솔더가 녹는 온도에 도달하기 전에 있는 소킹(Soaking) 영역에서 플럭스가 활성화되어 솔더 볼 표면에 있는 산화물과 불순물을 제거한다. 그리고 녹는 점 이상에서 솔더 볼이 녹아 패드에 붙는데, 이때 솔더 볼은 완전히 흘러내리지 않고 패드의 금속 부분에 붙는 영역을 제외한 나머지 영역에서 표면장력에 의해 구형을 이루게 된다. 이후 온도가 내려가면서 그 모양을 유지하며 다시 고체로 굳게 된다.

#8. 싱귤레이션(Singulation)

싱귤레이션은 서브스트레이트 타입 패키지의 가장 마지막 공정이다. 싱귤레이션은 블레이드로 공정이 완료된 서브스트레이트 스트립을 잘라서 하나하나의 패키지로 만드는 것이다. 싱귤레이션 공정이 완료되어 단품화된 패키지들은 트레이(Tray)에 담겨서 패키지 테스트 등의 다음 공정 단계로 이동한다.

IEEE* EDTM은 전기·전자·전산 분야 국제기구이자 학회인 IEEE EDS*가 설립한 학술대회이며 1년에 한 번씩 아시아의 반도체 주요 국가를 순회하며 개최된다. 올해로 7회 차를 맞은 이번 대회는 최초로 대한민국 서울에서 열렸고, 주관사로 SK하이닉스와 나노기술연구협의회가 참여했다.

* IEEE(전기전자공학자협회, Institute of Electrical and Electronics Engineers): 1884년 설립된 미국전기공학자협회(American Institute of Electrical Engineers, AIEE)와 1912년 설립된 통신협회(Institute of Radio Engineers, IRE)가 1963년 합병해 만들어진 전기, 전자, 전산 분야의 국제기구이자 학회이다. 전기, 전자공학, 컴퓨터공학 계열에서는 세계에서 가장 영향력 있는 학회로 평가받고 있으며, 해당 분야에서 수없이 많은 표준을 만들어내고 있다.
* IEEE EDS(전자소자 소사이어티, IEEE Electron Devices Society) : 1952년에 Institute of Radio Engineers (IRE)의 Committee로 시작해 1976년에 IEEE의 Society가 됐고, 현재 16개의 전문 위원회로 구성돼 있다.

▲ 서울 코엑스에서 열린 제7회 IEEE EDTM의 현장 모습

‘코로나19 팬데믹 시대를 넘어 글로벌 반도체 연구 협력 강화(Strengthen the global semiconductor research collaboration beyond the COVID-19 pandemic era)’를 테마로 나흘간 진행된 이번 대회는 역대 최다인 404편의 논문 초록이 접수되었다. 또한 글로벌 기업과 학계 인재 850여 명이 대회에 참석해 ▲소재 ▲생산 ▲디바이스 ▲메모리기술 ▲나노기술 ▲양자컴퓨터 등 다양한 주제로 의견을 펼쳐 이종 첨단 기술이 융합되는 미래 산업에 대해 논의한 학술의 장이었다는 평가를 받았다.

뉴스룸은 생생한 현장과 SK하이닉스 구성원의 활약을 담기 위해 코엑스 행사장을 찾아 ▲오프닝 세레모니(Opening Ceremony), 반도체 산업의 미래를 제시하는 ▲플레너리 토크(Plenary Talk), 최신 연구 동향을 논하는 ▲테크니컬 프로그램(Technical Program), 여성의 날과 트랜지스터 개발 75주년을 기념한 ▲ WiEDS(Women in Electron Device Society) 세션 등으로 구성된 프로그램을 자세히 만나 보았다.

#1. Opening Ceremony: 코로나 이후 다시 열린 대면 학술대회

코로나 이후 재개된 첫 대면 학술대회인 만큼 글로벌 반도체 업계의 많은 리더들과 학계 전문가들이 오픈 세레모니에 참석하여 개막을 축하했다.

SK하이닉스 CIS개발 송창록 부사장, 키옥시아 카주나리 이시마루 디렉터, ASML 마이클 러셀 디렉터 등이 참석하고 인하대 최리노 교수가 오프닝 세레모니 진행을 맡았다. EDS의 학술대회 의장이자 키옥시아 메모리 연구소를 이끄는 카주나리 이시마루 디렉터가 EDTM의 취지를 설명하며 대회의 시작을 알렸다.

▲ 축사를 진행하는 송창록 부사장 / (마지막 사진)상패를 들고 있는 (좌측)송창록 부사장과 감사패를 받은 (우측)키옥시아 카주나리 이시마루 디렉터

이번 행사의 대회장인 SK하이닉스 송창록 부사장은 축사를 통해 코로나를 극복하기 위해 노력해온 업계 종사자들을 격려하고 더 강력한 산업 전체의 협력이 필요함을 강조했다. 그는 “몇 년간 팬데믹이란 역경에도 불구하고 우리 반도체 산업은 지속적으로 혁신을 추구하고 전진해 나가고 있다”며 “이번 대회를 통해 반도체 산업에서의 파트너십이 강화되고 산업 발전을 위해 지속적으로 함께 노력할 수 있기를 바란다”고 말했다.

#2. Plenary Talk: 미래 반도체 경쟁력으로 필요한 3C / 반도체 공정에서 리소그라피 기술 확대

업계 전반의 이슈를 다루는 첫 번째 플레너리 토크 세션은 SK하이닉스 미래기술연구원 차선용 부사장과 ASML 마이클 러셀 디렉터가 맡았다. 차선용 부사장은 ‘인공지능 컴퓨팅 시대의 메모리 혁신의 여정(Journey of Memory Innovation in the AI Computing Era)’으로 반도체 산업이 나아가야 할 미래를 제시했다.

▲ 메모리 반도체 업계의 미래에 대해 연설하는 SK하이닉스 차선용 부사장

차 부사장은 앞으로는 인공지능이 메모리 반도체 수요를 크게 이끌 것으로 예측했다. 많은 데이터를 빠르게 처리하는 메모리 반도체가 챗GPT 같은 인공지능의 핵심이기 때문이다. 그는 또한 2030년에는 인터넷 트래픽의 80%가 동영상 스트리밍이 차지할 것이라는 그린피스의 자료를 인용해 데이터센터의 전력 소모가 매우 커질 것이란 점을 지적했다. 때문에 고용량이 탑재된 저전력 반도체의 발전은 지속될 것이라고 설명했다.

차 부사장은 메모리 반도체 산업의 성장을 위해 요구되는 역량으로 ‘Continuity, Convergence, Change’를 꼽았다. 끊김없이 멈추지 않는 기술 발전의 지속성(Continuity)을 가지고, 지능형 반도체 PIM처럼 메모리와 프로세서의 벽을 허무는 융합(Convergence)을 이뤄내며, 마지막으로 반도체 제조과정은 친환경적으로 변화(Change)를 가져가야 한다는 설명이다. 차 부사장은 “AI 컴퓨팅 시대는 ICT업계 전체가 협업해 지속가능한 발전과 혁신을 이뤄내야 가능하다”고 말하며 업계 전반의 협력이 필요함을 강조했다.

▲ EUV 공정에 대해 설명하는 ASML 마이클 러셀 디렉터

뒤이어 ASML 마이클 러셀 디렉터의 연설이 이어졌다. 마이클 러셀 디렉터는 극자외선을 활용한 EUV 공정과 장비 원리를 설명하며 앞으로 자사의 리소그라피(Lithography) 기술이 현재의 노광공정 뿐 아니라 다양한 분야로 점차 확대할 것이라고 발표했다.

#3. Technical Program: 첨단 기술이 융합되는 도가니

플레너리 토크 이후에 각 참석자들은 각자의 관심 연구 분야의 테크니컬 프로그램에 참여하기 위해 주제별 세션 룸으로 이동했다. 학계와 업계 종사자들이 각자의 연구 결과를 발표하는 이 프로그램은 ▲소재 ▲수율 및 공정 ▲반도체 디바이스 ▲메모리 기술 ▲이미지 및 디스플레이 ▲에너지 디바이스 ▲모델링 및 시뮬레이션 ▲신뢰성 ▲패키징 및 이종집적화 ▲센서 ▲웨어러블 ▲나노기술 ▲파괴적 혁신 기술 등 13가지 주제로 장소를 나누어 동시에 진행됐다.

▲ 테크니컬 프로그램을 경청하는 참석자와 발표자

토론과 논의 중심의 학술대회답게 세션별 연구원들의 발표 이후 이종 산업 기술의 벽을 허무는 다양한 토의가 진행되었다. 특히 한정된 발표 시간으로 인해 세션이 끝난 후에도 자세히 알고 싶어 하는 참석자들은 발표자와 개인적인 토의를 이어갔다.

테크니컬 프로그램에 발표자로 나선 SK하이닉스 구성원들도 여럿 눈에 띄었다.

▲ 각 테크니컬 프로그램에서 발표 중인 SK하이닉스 구성원들의 모습

Advanced Interposer RDL Technology 세션에서 SK하이닉스 Data Intelligence 김준락 TL은 인공지능으로 인해 요즘 주목받는 HBM3에 적용된 인터포저에 대해 설명했다. 김 TL은 본인의 팀이 개발한 인터포저 라우팅 모델로 라우팅 리드타임을 30% 줄이는 데 성공했다고 밝혔다.

또 반도체 패키징 세션에서 SK하이닉스 PKG개발 성기준 TL은 ‘소형 폼팩터와 고성능 메모리 어플리케이션을 위한 VFO*기술(A Novel VFO Technology for Small Form Factor and High Performance Memory Applications)’을 주제로 발표했다. 그는 스마트폰에 탑재되는 반도체는 계속 작아지고 있다는 트렌드를 언급하며 SK하이닉스가 개발한 VFO기술로 반도체 패키지의 부피를 줄일 수 있다고 설명했다.

* VFO(Vertical Wire Fan Out) : 수직 와이어 팬아웃, 팬아웃 패키징의 이점을 살려 소형화, 발열 이슈를 해결하는 기술

#4. WiEDS(Women in EDS) Session: 반도체 업계에서 활약하는 여성 이야기

세계 여성의 날과 트랜지스터 75주년을 함께 기념하기 위한 WiEDS(Women in Electron Device Society) 세션도 열렸다. 패널로 SK하이닉스 RTC담당 나명희 부사장, 미국 서던캘리포니아대 안드레아 아르마니 교수 등이 참석했다.

키옥시아 카주나리 이시마루 디렉터는 WiEDS 세션에도 참석해 축사를 통해 반도체 업계에서의 다양성 증진은 지금보다 더 큰 혁신이 필요하다며 이번 세션의 중요성에 의미를 더했다.

▲ 커리어 연설을 진행하는 SK하이닉스 RTC 나명희 부사장

SK하이닉스 나명희 부사장은 자신의 커리어 여정을 주제로 연설했다. 나 부사장은 “제 여정은 끊임없이 새로운 것을 발견하고 배우는 과정”이었다고 밝히며, “나라는 존재와 맡은 바가 작아 보여도 그건 중요하지 않다”며 “누구든지 자기가 있는 곳에서 스스로 변화를 시작할 수 있고, 그 행동이 모이면 결국 큰 변화가 이루어진다”고 격려했다.

WiEDS 세션은 트랜지스터 75주년을 기념하는 케이크 커팅식을 마지막으로 화기애애한 분위기 속에서 종료됐다.

SK하이닉스가 주관한 IEEE EDTM은 4일간의 여정을 성공적으로 마무리 지으며, 팬데믹으로 한동안 단절된 경험이 반도체 산업 전반에 협업과 공동 연구의 중요성을 일깨우는 계기가 되었고 특히 이번 학술대회가 그 연결의 첫 만남으로 큰 역할을 했다는 평가를 받았다.

반도체 공정은 웨이퍼를 제조하고 회로를 새기는 전공정, 칩을 패키징하는 후공정으로 나뉜다. 이중 후공정은 반도체 미세화 기술이 한계점에 다다른 현시점에서 중요성이 점점 더 커지고 있다. 특히, 새로운 부가가치를 만들 수 있는 핵심 기술로 주목받고 있다.
 

뉴스룸은 앞으로 총 11화에 걸쳐 <반도체 부가가치를 올리는 패키지와 테스트>라는 책을 근간으로 반도체 후공정 과정에 대해 살펴보고자 한다. 이번 연재가 업계에 입문하려는 학생들에게는 길잡이가 되는 지침서의 역할을, 유관 업무에 종사하는 분들에게는 이해도를 높이는 안내서의 역할을 할 수 있기를 바란다.(필자 주)

#1. 반도체 패키지 설계

<그림 1>은 반도체 패키지 설계의 업무 내용을 표현했다. 반도체 패키지 설계는 먼저 칩에 대한 정보인 칩 패드(Chip Pad) 좌표, 칩 배열(Layout), 패키지 내부 연결(Package Interconnection) 정보들을 칩 설계 부서로부터 받아야 한다. 그리고 패키지 재료에 대한 정보를 기초로 패키지 양산성, 제조 공정, 공정 조건, 장비 특성이 고려된 디자인 규칙(Design Rule)을 적용하여 반도체 패키지 구조와 서브스트레이트, 리드프레임 등을 설계한다. 이때 패키지 개발 과정에 따라 설계 업무 산출물이 나오는데, 개발 초기에 패키지 가능성을 검토 후 칩 및 제품 설계자들에게 피드백해야 한다. 가능성 검토가 완료되면, 패키지(Package) 도면, 툴(Tool) 도면, 리드프레임(Leadframe) 도면, 서브스트레이트(Substrate) 도면을 작성한 후, 제작업체에 주문해서 웨이퍼 공정이 완료된 웨이퍼가 패키지 공정에 도착하기 전에 툴과 리드프레임 재료, 서브스트레이트들을 준비해야 한다. 그리고 패키지 공정을 위해서 와이어 또는 솔더 범프 연결을 위한 도면을 작성하여 패키지 공정 및 제조 엔지니어들에게 미리 공유해야 한다.

▲ 그림 1 : 반도체 패키지 설계의 업무 내용(ⓒ한올출판사)

이러한 업무 내용 때문에 반도체 패키지 설계 엔지니어들은 시스템 업체에서 요구하는 패키지 솔 볼 배열(Layout)과 칩의 패드 배열(Sequence)을 배선이 가능한지 연결해보고, 가검토(Pre-Design)를 통해 반도체 칩/소자의 특성/공정에 유리하게 패키지 솔더 볼 배열, 패키지 크기 및 스펙(Spec)을 제안한다. 아래 <그림2>와 같이 패키지 가능성 검토 초기 단계에서 최적의 패드(Pad) 배치를 제안하고 배선 가능성(Route-Ability) 확보와 특성/작업성 최적화 작업을 한다.

▲ 그림 2 : 반도체 패키지 설계의 업무 과정 – 가능성 검토 → 배선 가능성 검토 → 패키지 최적화 설계(ⓒ한올출판사)

패키지 설계 단계에서는 전기적/기계적/공정 최적화를 위해 전기 해석, 구조 해석, 열 해석을 진행한다. 전기적 특성, 열 특성이 최적화되고, 공정도 최적화될 수 있게 설계에 반영하는 것이다. 또한 품질 문제 예방을 위하여 소재/공정/장비를 고려한 설계 규칙(Design Rule)을 만들고, 주기적으로 점검하여 필요시 제정 및 개정한다.

고속화, 고집적화, 고성능화되어가는 반도체 업계의 요구를 충족하기 위해 패키지에서 솔더 볼을 만들어 패키지와 PCB 기판을 연결하는 핀의 수는 늘리고, 더 많은 배선을 넣어서 전기 특성을 강화하고 있다. 이 때문에 기판 서브스트레이트, 리드프레임, PCB 등의 설계는 점점 더 미세하고 복잡해지고 있다. 하지만 이에 대한 대응은 한계가 있다. 패키지 업체뿐만 아니라 기판 등을 제조하는 제조사의 공정 능력에 따라 다르기 때문이다. 이에 패키지 설계에서는 규칙을 만들어 칩 설계자, 기판 제조사, 패키지 공정과 소통하면서 관리하며 주기적으로 업데이트한다.

예를 들면, 패키지 공정 엔지니어와 서브스트레이트 제조사의 공정 엔지니어들은 시스템에서 요구하는 전기적 특성 요구치를 만족하기 위해서 패키지용 솔더 볼에 대한 크기와 간격(Pitch) 및 신호 배선의 넓이(Width)와 배선 간 간격(Space)을 줄이기 위해 노력하고 있다. 또한, 도면을 설계할 때 관리하는 설계 규칙에는 패키지의 공정 능력 한계치에 대한 공차* 관리와 기판 제조 업체에서 제공 가능한 서브스트레이트의 공차 관리 사항 등이 물리적인 규격으로 지정되어 있다.

* 공차 : 작업 능력치에 따라 생기게 되는 수치나 공간의 에러 범위

공정 능력 외에 전기적 규격이 까다로운 제품군이 요구하는 전기적 특성을 만족시키기 위한 공차 관리도 지정한다. 즉, 도면으로 관리하여 공정 능력부터 전기적 규격까지 관리 항목을 지정하고 있다. 전기적 규격을 맞추기 위해 사전 검증된 설계 데이터를 기반으로 도면화하여 ①각 고속용 신호 배선(High Speed Signal Line)에 대해 관리 및 공차 지정, ②각 신호 배선(Signal Line)의 임피던스(Impedance) 정합성 관리를 위한 유전체 두께 관리 및 공차 지정, ③최적의 저전력(Low power) 설계를 위한 비아 크기 및 관리 공차 지정을 순차적으로 진행한다.

또한, 패키지 공정 시 공정 효율과 양산성을 높이기 위해서 기준 표시 패턴을 서브스트레이트 등을 설계할 때 고려하고, 설계 규칙으로 관리한다.

#2. 구조 해석

전산 모사 해석은 특정 상황에서의 현상을 이해하고자 이미 도출된 일반식을 특정 조건에 적용하고, 이를 전산(Computing)의 힘을 빌려 해를 도출하는 것으로, 다음 4단계로 진행된다.

먼저 ①자연 현상을 지배하는 인자와 인자 간의 관계를 수학적으로 표현하며(지배 방정식-Governing Equation), ②해석의 대상이 되는 현상을 전산 모사가 가능하도록 모델링하고, ③이 모델에 지배방정식을 적용하여 수학적으로 계산하며, ④그 결과를 현상에 적용하여 분석(Analysis)하는 것이다. 전산 모사 해석의 방법은 크게 유한차분법/유한요소법/유한체적법 등으로 구분된다. 반도체 구조 해석에서는 유한요소법(FEM, Finite Element Method)이 가장 널리 사용된다. 유한요소법의 공학적 의미는 무한(Infinite)개의 절점과 자유도를 유한(Finite)개의 절점과 자유도로 전환해 선형 연립방정식으로 구성해 전산으로 계산하는 방법이다.

해석 모델은 요소(Elements)라 불리는 유한개의 빌딩 블록(Building Block)들로 이루어진다. 각 요소는 유한개의 점과 지배방정식을 갖게 되며, 이 수식을 풀어 값을 얻는다. 구조 해석의 주요 항목을 이해하기 위해서는 몇 가지 용어에 대한 이해가 필수다. 가장 중요한 3가지만 설명하면 포와송 비(V: Poisson’s Ratio), 열팽창 계수(CTE: Coefficient of Thermal Expansion), 응력(Stress)이다.

물체를 길이 방향 양쪽에서 잡아당기면, 즉 물체가 인장력을 받으면 길이 방향으로 늘어나는 동시에 지름 방향으로는 수축한다. 마찬가지로 길이 방향 양쪽에서 누르면, 즉 물체에 압축력을 주면 힘의 방향으로 줄어들지만 지름 방향으로는 늘어난다. 이때 이 막대기의 길이 방향으로 단위 길이당 변화량과 지름 방향으로 단위길이 당 변화량의 비를 ‘포와송 비’라고 말한다.

온도 변화에 의해 재료의 길이가 변하는데, 일반적으로 온도가 상승하면 재료는 팽창하고 온도가 감소하면 재료는 수축한다. 그리고 보통 팽창이나 수축은 온도 증가나 감소와 선형적인 관계를 이룬다. 이는 ‘열팽창 계수’라 부른다.

응력은 물체에 외력이 작용했을 때 그 외력에 저항하여 물체의 형태를 그대로 유지하려고 물체 내에 생기는 내력을 의미하며, 단위는 압력으로 표현된다.

반도체 패키지에서 구조 해석을 활용하는 주요 항목 중 가장 대표적인 3가지는 패키지의 휨(Warpage), 솔더 접합부 신뢰성(Solder Joint Reliability) 그리고 패키지 강도인데, 이들에 대해 간략히 설명하겠다.

◎ 휨(Warpage) 해석

패키지 공정 중 온도가 인가되고 다시 상온으로 온도가 감소함에 따라 이종 재료 간의 열팽창 계수에 차이가 생기고 패키지가 휘어지며 불량이 발생할 수 있다. 그래서 제품의 구조 및 재료의 탄성 계수(Elastic Modulus)*, 열팽창 계수, 공정 온도와 시간 등을 인자로 구조 해석을 진행하면 휨을 예측하고 불량이 발생하지 않게 개선할 수 있다.

* 탄성계수(Elastic Modulus) : 고체 역학에서 재료의 강성도(Stiffness)를 나타내는 값으로 응력과 변형도의 비율로 정의

◎ 솔더 접합부 신뢰성(Solder Joint Reliability)

솔더는 반도체 패키지와 PCB 기판 사이에서 기계적·전기적 연결 역할을 한다. 솔더 접합부의 신뢰성은 매우 중요하며 패키지를 만들기 전에 구조 해석을 통해 솔더 접합부의 신뢰성을 분석하여 패키지 구조나 재료를 개선, 솔더 접합부의 신뢰성을 확보해야 한다.

솔더의 파괴 기구(Failure Mechanisms)는 주로 평면 방향의 수축에 의한 전단(Shear) 균열과 축 방향 인장에 의한 인장(Tensile) 균열의 조합으로 나타난다. 솔더 접합부에 대한 구조 해석은 여러 공정 조건이나 사용 조건에서 솔더 접합부에 인가되는 응력의 정도를 해석하여 진행한다.

◎ 강도 해석

패키지는 외력으로부터 칩을 보호하는 기능을 하며, 외력에 대한 강건성을 대표하는 것이 패키지 강도이다. 제품의 강건성 판정을 위해서는 일반적으로 3점 구부림(3 Point Bending) 또는 4점 구부림(4 Point Bending)과 같이 만능재료시험기(UTM)*를 활용한 패키지 강건성 시험을 실시하여 파단 강도를 구한다. 구조 해석에서는 이러한 만능재료시험기 시험을 모사하여 패키지 각 영역에서의 응력을 도출하고, 특정 소재의 파단 강도를 참고(Reference)로 하여 제품의 파단 강도를 예측한다.

* 만능재료시험기(UTM) : 재료의 강도를 측정하는 장비로 설정 하중으로 시험편을 당기거나 압축하여 인장강도, 굽힘 강도, 압축 강도를 측정하는 시험기

#3. 열 해석

전자 기기는 동작 시 전력을 소모하며 열이 발생한다. 이때 발생한 열로 반도체 제품을 포함한 부품의 온도도 상승하는데, 이것은 전자 장비의 기능/신뢰성/안전성에 문제를 일으킨다. 그러므로 전자 장비는 적절한 냉각 시스템을 통해 어떠한 환경에서도 부품의 온도를 특정 수준 이하로 유지할 수 있어야 한다.

이 때문에, 효과적인 열 발산이 반도체 패키지의 중요한 역할 중 하나가 된다. 따라서 동작 시 칩에서 발생하는 열과 패키지 재료 및 구조의 열 발산 효과, 그리고 반도체 패키지가 시스템에 적용되었을 때 환경에 의한 온도 영향 등을 열 해석을 통해서 정확히 이해하고, 패키지 설계 시에도 미리 반영해야 한다.

반도체 패키지에서 열 해석을 시행하고 활용하기 위해선 먼저 패키지의 주요 온도 지점을 정의할 필요가 있다. 패키지의 주요 온도 지점은 Ta(주변(Ambient) 온도), Tj(정션(Junction) 온도), Tc(케이스(Case) 온도), Tb(보드(Board) 온도) 등인데, <그림 3>에서는 패키지 모식도의 각 온도 지점을 표시하였다.

▲ 그림 3 : 패키지의 주요 온도 지점(ⓒ한올출판사)

보통 패키지의 온도 스펙을 이야기할 때 온도는 Tj,max 또는 Tc,max 이다. 이는 반도체 소자의 정상 동작을 보장하는 최대 온도를 의미한다.

패키지에서 가장 중요한 방열 특성은 패키지 열 특성(Thermal Characteristic or Thermal Resistance)이다. 패키지 열 특성은 1W의 열이 칩에서 발생할 때 반도체 제품의 온도가 주변 온도 대비 얼마나 증가하는지 나타내는 지표로, 단위는 [℃/W]다. 패키지 열 특성은 제품마다, 환경 조건마다 달라진다. 대표적인 열 특성 종류는 ja, jc, jb 등이 있으며, 이들의 정의는 [표 1]에서 확인할 수 있다. 이 값으로 열에 대한 패키지의 저항, 내성 등을 알 수 있다.

▲ 표 1 : 패키지 열특성 종류(ⓒ한올출판사)

#4. 전기 해석

반도체 칩이 고속화, 고밀도화되면서 반도체 전체 제품의 특성을 만족시키는 데 패키지도 큰 영향을 준다. 특히, 고성능의 반도체 칩을 패키지로 만드는 경우, 패키지 상태에서 정확한 전기 해석(Electrical Simulation)이 반드시 필요하다. 전기 해석은 모델을 만들고, 이를 이용해 고속 디지털 시스템에서 데이터 전송 타이밍(Timing)과 신호의 품질(Quality), 형태의 정확성을 예측한다.

▲ 그림 4 : 패키지 RLGC 모델의 예(ⓒ한올출판사)

패키지 전기 해석을 위한 전기 모델의 기본 요소는 저항(Resistance), 인덕턴스(Inductance), 캐패시턴스(Capacitance)이다. 저항은 전류의 흐름을 방해하는 정도로, 물체에 흐르는 단위 전류에 반비례한다(단위: Ω). 인덕턴스는 회로에 흐르는 전류의 변화에 의해 전자기유도로 생기는 역기전력의 비율(단위: H)이다. 그리고 캐패시턴스는 전하를 저장할 수 있는 능력을 나타내는 물리량으로 단위 전압에서 축전기가 저장하는 전하(단위: F)이다. 전기 해석 시 패키지는 RLGC 모델로 표현하며 위의 <그림 4>는 RLGC의 모델 예를 보여준다.

▲ 그림 5 : 전기 해석 영역(ⓒ한올출판사)

그리고 RLGC 모델을 활용해 <그림 5>에 나타낸 것과 같이 가장 중요한 특성들인 SI(Signal Integrity)*, PI(Power Integrity)** 그리고 EMI(Electromagnetic Interference)*** 특성을 예측한다.

* SI(Signal Integrity) : 신호 무결성으로 전기 신호의 품질에 관한 척도
** PI(Power Integrity) :파워가 손실 없이 전달되는 정도로 파워 전달의 품질에 관한 척도
*** EMI(Electro-magnetic interference) : 전자파 간섭 또는 전자파 장애로 방사나 전도되는 전자파가 다른 기기의 기능에 장애를 주는 것