▲ 좌측부터 한국마이크론전자 및 패키징학회 강사윤 학회장, 학술부문 수상자 한국생산기술연구원 고용호 수석연구원, 기술부문 수상자 SK하이닉스 손호영 팀장, 해동과학문화재단 김영재 이사장

“이번 수상은 결코 혼자 받은 상이 아니라고 생각합니다. 기술 개발을 위해 함께 달려온 모든 구성원들께 감사하다는 말씀을 드리고 싶습니다. 지금까지의 영광을 넘어, 새로운 패키지를 개발하는 선행 연구·개발의 관점에서 계속해서 도전하며 세상을 놀라게 하고 싶습니다.”

지난 10월 26일 SK하이닉스 P&T(Package&Test) 손호영 팀장이 제14회 해동젊은공학인상* ‘기술부문’을 수상했다. 이 상은 대덕전자 창업주 고(故) 김정식 회장이 반도체 패키징 분야 기술 발전에 기여한 젊은 공학인을 격려하기 위해 제정한 상으로, 한국마이크로전자 및 패키징학회(KMEPS)에서 주관한다.

* 해동젊은공학인상: 대덕전자 창업주 고(故) 김정식 회장이 설립한 해동과학문화재단이 제정한 상이며, 사단법인 한국마이크로전자 및 패키징학회 주관으로 2006년 1회 시상을 시작했다. 2020년부터 학술상과 기술상을 구분하여 시상하고 있다.

손 팀장은 회사의 3차원 실리콘관통전극(TSV)* 기술 도입 초기부터 주요 기술 개발을 리드하며, 고용량·고사양 메모리 패키지의 핵심 기술을 완성하는 데 기여했다. 특히, 세계 최초로 멀티 칩 스태킹(Multi Chip Stacking) 구조에 MR-MUF* 기술을 도입했고, HBM* 제품 개발에 주도적인 역할을 했다. 어드밴스드 패키징(Advanced Packaging) 분야 최고의 기술 전문가로 인정받는 그는 현재 차세대 패키지 기술 개발 전반을 이끌고 있다.

* TSV(Through Silicon Via): D램 칩에 수천 개의 미세 구멍을 뚫어 상하층 칩의 구멍을 수직 관통하는 전극으로 연결하는 기술
* MR-MUF(Mass Reflow-Molded UnderFill): 적층한 칩 사이에 보호재를 넣은 후 전체를 한번에 굳히는 공정으로, 칩을 하나씩 쌓을 때마다 필름형 소재를 깔아주는 방식 대비 공정이 효율적이고, 열 방출에도 효과적인 공정으로 평가받음
* HBM(High Bandwidth Memory): 여러 개의 D램 칩을 TSV(Through Silicon Via)로 수직 연결해 데이터 처리 속도를 혁신적으로 끌어올린 고부가가치, 고성능 제품. HBM은 1세대(HBM)-2세대(HBM2)-3세대(HBM2E)-4세대(HBM3)를 거쳐 현재 5세대(HBM3E)까지 개발됨. HBM3E는 HBM3의 확장(Extended) 버전

뉴스룸은 손 팀장을 만나 패키지 기술 개발 공적과 회사 미래 경쟁력의 기반인 어드밴스드 패키징 기술 개발 비전에 관해 들어보았다.

패키지 기술 개발로 ‘혁신의 기반’을 닦다

손호영 팀장은 1세대 HBM 개발 초기부터 프로젝트에 참여, 세계 최초로 HBM 개발에 성공하며 현재 HBM3와 HBM3E가 AI 메모리 대표 제품으로 부상하는 데 기여한 주역이다.

손 팀장은 “업계 최고의 기술력으로 인정받고 있는 HBM은 기존에 없던 혁신적인 제품이었기 때문에, 개발 당시 기준으로 삼을 데이터도 존재하지 않았다”며 “제품을 개발하고, 표준 스펙을 만들어 인증하는 모든 과정이 무에서 유를 창조하는 일이나 다름없었다”고 회상했다.

그는 “TSV는 HBM 개발 착수 이전에 고용량 메모리 애플리케이션을 개발하며 계속 연구했던 기술”이라며 “그때의 연구 결과가 있었기에, 비록 시행착오는 겪었지만 결국 HBM 제품화에 성공할 수 있었다”고 말했다. 손 팀장은 ‘기술의 진화’는 성공을 바탕으로 이루어지는 일이지만, 성공은 결국 모든 실패한 경험들이 긍정적으로 쌓여 완성된다는 자신만의 소신을 밝혔다.

“TSV뿐만 아니라 MR-MUF 공법 역시 이전에 계속 연구해 왔던 기술입니다. 물론, HBM과 같이 얇은 두께의 칩에 이 공법을 적용한 경우는 어디에도 없었습니다. 당사가 기술 우위를 점할 수 있었던 것은 지난 경험을 담보로 성공 의지를 다지며 도전했기 때문입니다.”

손 팀장은 계속해서 선행 기술 연구·개발에 매진하고 있다. 그는 최근 업계 최초로 모바일용 팬아웃 WLP(Fan-out WLP)* 기술인 VFO* 기술을 제안하며 또 다른 혁신의 시작을 알렸다. 팬아웃 WLP는 본래 메모리 반도체에 적합하지 않다고 여겨지던 기술이지만, 손 팀장은 고정관념을 깨고 모바일 메모리에 응용하여 한계를 돌파한 것이다.[관련기사] 그는 “VFO 기술로 기판(Substrate)을 없애 더 얇은 패키지를 구현했고, 전력 효율과 발열 문제도 개선했다”며 “이를 통해 향후 모바일 시장을 선도할 수 있는 혁신적인 메모리 제품을 선보일 것”이라고 자신감을 내비쳤다.

* 팬아웃 WLP(Fan Out Wafer Level Package): 기판(Substrate) 없이 칩 바깥 영역에 바로 데이터 출입(I/O) 단자를 붙여 반도체를 만드는 후공정 패키지 기술로 칩 사이즈를 혁신적으로 줄이고 저전력 구현이 가능함
* VFO(Vertical Fan-out): 곡선 와이어 본딩을 수직으로 연결해 소형화하고 발열 문제를 개선한 기술 [관련기사]

어드밴스드 패키징 기술 연구로 더 먼 미래를 준비할 것

손 팀장이 성공적으로 개발한 ‘최초의 기술’은 결국 회사를 넘어 대한민국의 기술 진화까지 이끌었다는 평가다. 그는 국내외 40여 편의 논문 발표와 30여 편의 특허 및 국제표준 출원, 국제 최고 권위의 패키징 관련 학회 분과위원 활동 등을 통해 대외에 회사의 기술력을 입증했고, 국가 경쟁력 향상에도 기여했다.

손 팀장의 눈은 계속 미래를 향하고 있다. 그는 “HBM이 지금보다 더 높은 대역폭과 더 큰 용량을 구현하기 위해서는 더 많은 칩을 쌓아야 한다”며 “언젠가는 현재의 기술도 한계가 올 것이기 때문에, 이를 위해 어드밴스드 패키징 기술인 ‘하이브리드 본딩(Hybrid bonding)*’을 적용하는 계획을 준비 중”이라고 말했다.

* 하이브리드 본딩(Hybrid bonding): 범프 없이 칩과 칩을 접착하고, 데이터 통로를 곧바로 연결하는 고도화된 본딩 기술

특히, 그는 현시점에서 가장 중요한 것은 ‘확장 가능성’이라고 언급했다.

“머지않아 시스템 반도체와 메모리 반도체의 관계 안에서도, 메모리 반도체 내부 기능 안에서도 모든 기능이 해체되고 다시 합쳐지는 이종 집적*이 일어날 것입니다. 그것을 구현하는 방식이 바로 어드밴스드 패키징 기술입니다. 이 기술에는 하이브리드 본딩을 이용한 수직 적층 방식이 있는가 하면, 수평으로 칩을 연결하는 팬아웃 방식을 활용한 이종 칩 집적이나 칩렛* 연결 방식 등이 있습니다. 이들은 모두 기존과는 전혀 다른 방식의 기술입니다. 우리는 고정관념을 깨고, 기능의 확장 가능성에 주목해야 합니다.”

* 이종 집적(Heterogeneous Integration): 기능과 역할이 다른 반도체를 결합하는 기술
* 칩렛(Chiplet): 각각의 기능이 있는 분할된 여러 개의 칩을 재조합하는 기술로 이종 칩 집적 패키징 기술을 수반하는 새로운 설계 방식

또, 손 팀장은 패키지 기술의 진화로 반도체 융합이 이루어지는 미래에는 반도체 업계 내 다양한 협력 구조가 더욱 중요해질 것이라고 강조했다. 제품 및 기술 개발 초기 단계에서부터 다양한 회사들과의 협업이 진행되어야 미래 방향성에 맞는 시너지를 낼 수 있기 때문이다.

그가 활발하게 대외 연구활동을 하는 것도 이런 협력과 시너지를 이루어내기 위한 것이다. 손 팀장은 “사실, 회사 업무와 동시에 학회 참여나 논문 발표 등의 활동을 진행하는 것이 쉽지만은 않았다”며 “하지만 선행 기술 연구에서도 대외 커뮤니케이션 활동과 네트워킹이 점점 중요해지는 만큼, 회사에서도 적극적으로 지원해 주고 개인적으로 동기부여도 가능했기에 최선을 다했다”고 말했다.

끝으로 그는 패키지 기술 연구를 통해 HBM 성공의 초석을 닦았던 것처럼, 미래 반도체의 성공 가능성을 열어주는 연구 문화를 끌어가겠다는 목표를 전했다.

“지금 하는 새로운 기술 연구가 성공할지, 실패할지 현재로서는 알 수 없습니다. 하지만 성공과 실패를 넘어, 미래 기술을 내다보는 SK하이닉스의 안목과 그에 걸맞은 우리의 도전은 멈추지 않고 계속 될 것입니다. 이러한 도전 의지를 후배들이 이어받아 가능성을 열어주면, 결국 미래에는 HBM보다 더 빛나는 제품이 개발되어 미래를 밝힐 것으로 확신합니다.”

한편, 여전히 시장에서는 고성능 반도체 기술을 요구하고 있다. 고용량 확보를 위한 웨이퍼 집적도 기술 발전의 한계를 해소하면서 고성능 제품의 시장 요구사항을 충족시키기 위해 등장한 솔루션이 바로 어드밴스드 패키징(Advanced Packaging) 기술이다.

어드밴스드 패키징은 매우 복잡하고 다양한 기술을 포함하지만, 핵심은 패키징에서의 연결 즉, ‘패키징 인터커넥션(Interconnection)’ 기술이다. 이 글에서는 패키징 기술의 진화 발전과 이에 기여하고 있는 SK하이닉스의 기술력 및 성과를 다뤄보고자 한다.

어드밴스드 패키징에서 인터커넥션의 중요성

우선 반도체 칩은 제품의 성능을 고려한 ‘패키징’을 통해 전력을 공급받고 신호를 교환하며 동작한다. 그래서 패키징 기술력에 따라 제품의 속도, 밀도, 기능에 큰 영향을 미치기 때문에 패키징 인터커넥션 기술은 끊임없이 변화하고 발전하고 있다.

팹(Fab)에서 미세 패턴을 구현하기 위해 여러가지 공정이 개발되었다면, 패키징 공정에서는 인터커넥션 기술을 발전시키기 위한 전방위적인 연구가 진행되고 있다. 그 결과 아래 네 가지 유형의 인터커넥션 기술이 개발되어 오고 있다.

▲ 인터커넥션 기술 유형별 대표적인 제품의 사양(예시)

1) 와이어 본딩(Wire Bonding)

와이어 본딩은 가장 먼저 개발된 인터커넥션 기술이다. 대표적으로 금, 은, 구리와 같은 전기적 특성이 우수한 재료를 와이어로 사용하여 칩과 기판을 연결하는 데 사용했다. 이는 비용적인 측면에서 가장 효율적이고 신뢰성 높은 인터커넥션 기술이지만, 연결되는 물리적인 길이가 길기 때문에 최근 고속 동작이 요구되는 최신 장치에는 적합하지 않다. 따라서 와이어 본딩은 고속 동작을 요구하지 않는 모바일 D램과 낸드 칩에 주로 채용되고 있다.

2) 플립 칩 본딩(Flip Chip Bonding)

플립 칩 본딩은 와이어 본딩보다 전기 경로의 길이가 수십분의 1로 짧아져 고속 동작이 가능하다. 그리고 이 기술은 웨이퍼 레벨에서 패키지가 진행되기 때문에 칩 레벨에서 진행되는 와이어 본딩에 비해 생산성도 우수하다. 또한, 칩 전면에 범프(Bump)*를 형성할 수 있기 때문에 더 많은 수의 데이터 출입구(이하 I/O)를 연결해 데이터 처리 속도까지 높일 수 있다. 이런 장점으로 CPU, GPU 및 고속 D램 칩의 패키징에 널리 사용된다.

그러나 플립 칩 본딩은 다수의 칩을 적층하기 어려워 고밀도를 필요로 하는 메모리 제품에 불리하다. 또, 범프와 유기 PCB 사이 간격의 한계로 인해 더 많은 I/O를 연결하는 데는 제한이 있다. 이러한 한계를 극복하기 위해 TSV 본딩이 개발되었다.

3) TSV 본딩(Through Silicon Via Bonding)

고밀도가 요구되는 칩 간 연결 시 플립 칩 본딩을 사용하는 대신 TSV* 본딩은 칩에 구멍을 뚫고 전극을 연결하기 위해 금속과 같은 전도성 물질을 채워 칩을 수직으로 연결한다. TSV 본딩이 적용된 웨이퍼를 제조하고, 패키징을 통해 상단과 하단에 마이크로 범프를 형성하여 이 범프들을 수직 연결하는 방식으로 여러 칩을 쌓을 수 있다. 이 TSV를 통해 범프를 수직으로 연결하는 것이 가능해졌기 때문에 다수의 칩을 적층할 수 있었다.

초기 TSV 본딩은 4단 적층으로 시작하여 8단으로 증가했고, 최근에는 12단까지 적층할 수 있게 되었다. 올해 4월 SK하이닉스는 세계 최초 12단 적층 HBM3 개발에 성공했다[관련기사]. 일반적으로 TSV를 활용하여 범프를 본딩하는 공법은 열압착(Thermal Compression) 기반 비전도성접착필름(Non-Conductive Film, NCF)*이지만 SK하이닉스는 MR-MUF* 공정을 적용하여 적층에 필요한 압력을 낮출 수 있고 MR(Mass Reflow)의 특징인 자기 정렬*이 가능했기에, SK하이닉스는 세계 최초로 12단 적층 HBM3 개발이라는 성과를 달성할 수 있었다[관련기사].

▲ 올해 4월 SK하이닉스가 TSV 본딩 패키징 기술을 적용해 세계 최초로 개발한 12단 적층 HBM3

지금까지 설명한 와이어 본딩, 플립 칩 본딩, TSV 본딩은 다양한 영역에서 각 제품의 목적에 맞게 적용되어 패키징 공정에서 활용되고 있다. 하지만, 최근에는 구리와 구리를 직접 본딩하는 새로운 인터커넥션 기술이 등장했다. 이는 구리 하이브리드 본딩이 그것이다.

4) 칩렛(Chiplet)*을 활용한 하이브리드 본딩(Hybrid Bonding)

‘하이브리드(Hybrid)’라는 용어는 두 가지 유형의 계면(면과 면 사이의) 본딩*이 동시에 형성되는 것을 말하기 위해 사용된다. 하나는 산화물 면과 면 사이의 본딩이고, 다른 하나는 구리와 구리 사이의 본딩이 동시에 일어난다.

사실 이 기술은 이미 수년 전부터 CIS(CMOS Image Sensor)를 대량 생산하는 데 적용되었던 기술이다. 다만 이 기술이 최근 다시 주목받는 이유는 칩렛(Chiplet)의 개념이 확대되었기 때문이다. 칩렛은 기능별로 분리된 개별 칩을 패키징으로 다시 연결하여 다양한 기능을 하나의 칩으로 구현하는 기술이다.

칩렛이 주목받는 이유는 비용 효율성 측면에서의 장점이다. 하나의 칩에 모든 기능을 구현하려면 칩 크기가 커지고, 이는 웨이퍼 수율 손실로 이어진다. 또한 칩의 일부 영역은 비용이 많이 드는 복잡한 기술 영역이 있는 반면, 저렴한 레거시 기술로 완성할 수 있는 영역이 있는데, 만약 칩이 분리되지 않는다면 아주 작은 면적에만 복잡한 기술을 필요로 하는 경우라도 칩 전체에 해당 기술을 적용해야 해야 하기에 제조 공정이 비싸진다. 하지만 칩렛 기술에서는 칩 기능을 분리할 수 있어 필요한 기술을 선별적으로 적용할 수 있기 때문에 비용 절감이 가능하다.

칩렛 기술의 개념은 10여년 전부터 논의 되었으나 칩을 상호 연결할 수 있는 패키징 기술이 부족하여 활성화되지 않았다. 그러나 최근 C2W(Chip-to-Wafer)의 하이브리드 본딩 기술의 발전으로 칩렛 기술 채택이 가속화되기 시작했다. C2W 하이브리드 본딩은 여러 가지 장점을 가지고 있다.

첫째, 솔더 프리(Solder-Free) 본딩이 가능하여 본딩 레이어의 두께를 줄이고 전기 경로를 짧게 하여 저항을 낮출 수 있다. 이로 인해 마치 단일 칩처럼 성능 저하 없이 고속으로 작동할 수 있다.

둘째, 구리와 구리를 직접 연결함으로써 범프의 간격을 획기적으로 줄일 수 있다. 보통 솔더를 사용할 때, 범프 간격을 10μm(마이크로미터) 이하로 구현하기 어렵지만, 구리-구리 직접 본딩 공정을 적용하는 하이브리드 본딩의 경우에는 범프 간격을 μm이하 수준으로 줄일 수 있어 칩을 설계하는 데 있어 유연성이 높아진다.

셋째, 향후 더욱 중요해질 패키징의 특징 중 하나인 방열 특성이 개선된다. 마지막으로 앞서 언급한 것과 같이 본딩 층의 두께와 범프 간격이 줄어들면서 패키징의 크기를 획기적으로 줄일 수 있다.

그러나 하이브리드 본딩도 해결해야 할 과제가 있다. 견고한 품질을 확보하기 위해서 이물질 제어를 나노미터 단위 수준으로 개선해야 하고, 본딩 레이어의 평탄도를 조절해야 할까도 큰 과제이다. 한편, SK하이닉스는 이러한 하이브리드 본딩 기술을 HBM 제품에 적용해 12단 적층 HBM을 넘어 다음 HBM 제품에 회사의 최첨단 패키징 솔루션을 적용할 계획이다.

하이브리드 본딩으로 패키징 기술을 고도화하는 SK하이닉스

SK하이닉스는 12단 적층 HBM의 다음 제품인 고용량, 고적층 HBM에 하이브리드 본딩을 적용할 계획으로 기술을 개발하고 있다. 지난 2022년에는 HBM2E에 하이브리드 본딩을 적용하여 8단 적층을 구현하고 전기 테스트까지 완료하여 기본적인 신뢰성을 확보한 바 있다. 이는 지금까지 대부분의 하이브리드 본딩이 단층 레이어 본딩, 즉 두 개의 칩을 면대면으로 적층하는 방식으로 이루어진 것과 비교해 상당한 성과였다. SK하이닉스의 HBM2E는 하나의 기본 다이와 8개의 D램 다이를 성공적으로 쌓았고, 이는 2024년 출시 예정인 다음 HBM 제품에서 이 성과를 뛰어넘을 것으로 생각된다.

하이브리드 본딩은 모든 패키징 업계에서 가장 주목받고 있는 기술로 많은 회사가 해당 기술 발전을 주도하기 위해 노력하고 있다. 앞서 언급했듯이, 하이브리드 본딩은 수많은 장점을 가지고 있지만 여전히 갈 길이 멀다. SK하이닉스는 선도적인 HBM 기술을 바탕으로 하이브리드 본딩 외에도 다양한 패키징 기술을 개발하여 패키징 기술과 플랫폼 솔루션을 전례 없는 수준으로 끌어올리며 패키징 기술 리더십을 공고히 할 것이다.

“모어 댄 무어(More than Moore)”

무어의 법칙*이 한계에 다다르자, 이를 넘어서기 위한 업계의 움직임이 분주하다. 그동안 메모리 업계는 미세화 기술, 그러니까 전기신호가 지나는 길의 폭(선폭)을 줄이고, 데이터 담는 소자를 더욱 옹기종기 모으는 기술로 같은 면적에서 보다 많은 데이터를 저장할 수 있도록 했다. 하지만 선폭을 줄일수록 전자 간 간섭이 늘고, 전류가 누설되며 발열이 심해졌다. 이에 따라 미세화는 갈수록 어려워졌고, 그 속도는 점점 더뎌지고 있다.

* 무어의 법칙 : 반도체 발전 속도에 관한 이론으로, 용량이(트랜지스터 수가) 1~2년마다 2배씩 증가한다는 법칙. 인텔 창립자 고든 무어(Gordon Moore)가 발견해 무어의 법칙으로 불림

이 가운데 업계는 후공정 패키지 기술에서 답을 찾았다. 웨이퍼에 회로를 그리는 전공정이 아닌, 전선을 깔고 포장하는 후공정 패키지[관련기사]에 신기술을 도입, 미세화 한계를 해결하며 성능과 효율 그리고 용량 개선을 꾀하고 있는 것. 특히 SK하이닉스는 D램(DRAM), 낸드플래시(NAND Flash, 이하 낸드) 등 종류가 다른 칩(이하 이종 칩)을 하나로 모으고, D램을 수직으로 쌓아 대역폭을 늘리는 등 어드밴스드 패키지(Advanced Package) 기술로 한계를 뛰어넘고 있다.

앞선 기술력으로 무어의 법칙 그 이상의 가치를 만들어내는 리더, SK하이닉스가 보유한 최첨단 패키지 기술을 뉴스룸에서 소개한다.

무어를 넘어 이종 집적 시대에 대응하라… 첨단 패키지 기술 개발에 ‘박차’

최근 SK하이닉스는 국내외 컨퍼런스를 통해 ‘다음 세대 반도체’에 관해 이해관계자들에게 지속해서 공유하고 있다. 여러 행사에서 많은 발표가 이뤄졌는데 핵심은 이종 집적(Heterogeneous Integration) 즉, 시스템(System) 반도체와 메모리(Memory) 반도체를 불문한 반도체 통합이다.

이 개념은 서로 다른 칩을 최대한 가까운 위치에 모으는 것을 말한다. 연산을 위한 데이터 이동 경로를 최소화해 최상의 성능과 효율을 내는 하나의 칩으로 완성하는 것이다. 궁극적으로 로직(Logic) 칩과 메모리 반도체가 합쳐진 ‘시스템 인 패키지(SiP, System in Package)*’ 형태이고, 미세화는 기본이며 어드밴스드 패키지 기술이 같이 접목되어야 비로소 구현할 수 있다.

* 시스템 인 패키지(SiP, System in Package) : 단일 패키지로 묶인 다수의 집적회로를 뜻하며, 전자 시스템의 모든 기능 또는 대부분의 기능을 수행할 수 있음

SK하이닉스는 향후 40년을 이종 집적 시대로 보고 이에 대응하기 위한 첨단 패키지 기술을 지속해서 개발하고 있다. 아울러 다양한 방법으로 D램과 낸드를 쌓고 모아 고성능 · 고용량의 신제품을 선보이고 있기도 하다. 이를 위한 주요 기술로는 칩렛(Chiplet), MCP, VFO, 어드밴스드(Advanced) MR-MUF 등을 꼽을 수 있다.

Adv. PKG (1) – 칩렛(Chiplet) “여러 개로 쪼개고 다시 모아 저비용 · 고효율 메모리 구현”

우리가 아는 반도체는 여러 기능의 조합으로 구성된다. CPU만 하더라도 연산, 저장, 전력, 데이터 출입구(I/O) 등의 영역이 모여 하나의 칩을 이룬다. 이 모든 영역을 한번에 제작하고 포장한 것이 반도체인 것이다. 쉽게 말해 많은 종류의 과자를 한번에 만들고 하나의 박스에 담은 일종의 종합선물세트 같은 개념이다.

과거에는 이 같은 방식으로 반도체를 만드는 것이 일반적이었다. 하지만 고성능화, 미세화가 계속되며 문제가 생기기 시작했다. 기능이 다른 반도체 소자를 각각 과자 하나로 본다면, 담아야 할 과자(소자)가 많아지면서 선물세트 부피가 자꾸만 커졌다. 과자 수가 많다 보니 내부 배열은 한층 복잡해졌다. 작업 중 부서지는 과자(불량 소자)라도 생기면, 내부가 부스러기로 엉망이 되어 선물세트를 통째로 버려야 하는 일도 종종 발생했다.

‘과자를 따로따로 제작해 포장하고, 각각의 과자 박스를 깔끔하게 이어 붙이면 어떨까?’

업계는 고민 끝에 실마리를 찾았는데, 앞서 언급한 반도체 각 영역을 개별로 제작하는 것이다. 이렇게 탄생한 기술이 바로 칩렛(Chiplet)이다. 칩렛은 하나의 칩을 기능별로 나누어 제작하고 다시 모으는 기술이다. 즉 연산, 저장, 전력, 데이터 출입구 기능 등을 갖춘 칩을 따로 만들어 포장하고, 후공정 패키지 단계에서 합친다는 이야기다. 이때 나눠진 칩 조각을 칩렛으로 부른다. 각각의 조각을 원하는 방식으로 자유롭게 배치하고 조립한다는 점에서 칩렛은 레고 블록에 비유되기도 한다.

다시 선물세트를 떠올려 보자. 모든 과자를 한번에 만들어 포장하지 않고, 따로 만들어 포장한 박스를 합치면 부서진 과자 때문에 선물세트 전체를 버리는 일이 줄어든다. 단품 과자 박스만 갈아 끼우면 그만이다. 이미 만들어 놓은 과자 박스를 가져와 다시 끼울 수도 있다.

이렇게 커다란 선물 박스를 조그마한 개별 박스로 쪼개어 제작하면 하나가 문제가 되어 전체를 버리는 경우가 줄어들기에 같은 비용으로 더 많은 양품을 확보할 수 있다. 또, 모든 과자를 값비싼 기계로 만들 필요도 없다. 반죽해서 굽기만 하는 비스킷은 상대적으로 저렴한 기계로 제작하고, 초콜릿을 덧입히는 등 과정이 복잡한 과자만 값비싼 기계로 제작하면 된다.

칩렛의 장점도 이와 같다. 먼저, 칩을 여러 개로 나누기에 특정 영역의 불량 소자 탓에 칩 전체를 버리는 일이 준다. 개별 칩렛만 갈아 끼우면 되고 만들어 놓은 칩렛을 재활용할 수도 있다. 칩렛은 작은 다이(Die)* 여러 개로 제작되기에 웨이퍼당 더 많은 다이를 만들 수 있어 수율도 높다.

또한, 차별화된 공정을 적용할 수 있다. 핵심 칩렛은 10㎚(나노미터) 공정, 이외는 20㎚ 공정으로 제작하는 식이다. 값비싼 공정을 일괄 적용할 필요가 없어, 개발 효율 향상은 물론 비용 절감 효과도 있다. 아울러 고성능을 요하는 칩렛에 자원을 집중하는 등 개발 환경을 유연하게 꾸릴 수도 있다. 이렇게 칩렛이 개발되며 업계는 적은 비용, 높은 효율로 반도체를 생산할 수 있게 됐다.

* 다이(Die) : 웨이퍼에서 잘라내기 전 상태의 칩 하나하나를 다이(Die)로 칭함

칩렛은 기능이 다른 소자(a-1/a-2)를 결합하는 것이 기본 개념이다. 기능별로 분리된 칩을 기판(Substrate)에 올려 이어 붙이는데, 이때는 2D, 2.5D, 3D 등의 구조를 고려할 수 있다. 2D는 서로 다른 칩을 수평으로 나란히 붙이는 구조, 3D는 서로 다른 기능을 하는 칩을 수직으로 쌓는 구조다. 2.5D는 2D 구조의 칩렛과 기판 사이에 RDL 인터포저(RDL Interposer)*를 끼워 넣는 방식이다. 실리콘 소재의 이 회로판은 기판보다 얇고 데이터 출입 단자의 밀도가 높다. 데이터 다니는 길이 촘촘하게 배치되어 있다는 의미다.

자전거 도로를 떠올리면 쉽다. 인도를 기판으로, 자전거 도로를 RDL 인터포저로, 사람을 데이터로 봤을 때, 이 자전거 도로는 인도 옆에 붙어 사람(자전거 탄 사람)을 더욱 빠르게 이동시켜 주는 것이다. 이처럼 RDL 인터포저는 더욱 빠른 데이터 속도를 구현할 수 있다. 구조는 2D이지만, 2.5D로 정의하는 이유다.

* RDL(Re-Distribution Layer, 재배선) 인터포저 : 크기가 작은 반도체 회로와 크기가 큰 기판 회로를 전기적으로 연결하기 위해 중간에 새 회로를 구성하는 것을 의미

한편, SK하이닉스는 CXL* 메모리 제품[관련기사] 컨트롤러(Controller)에 칩렛을 개발하고 있다. 기능별로 분리된 컨트롤러 칩렛은 각각 통신하고자 하는 대상과 2.5D로 최단 거리에 배치되어 통신 속도를 향상시키고, 고용량 메모리로 확장하는 데 기여할 것으로 기대된다. 앞으로도 SK하이닉스는 빅데이터와 AI 시대를 선제적으로 대응하는 CXL 메모리를 개발하여 고성능 컴퓨팅 시스템의 미래를 선도할 예정이다.

* CXL(Compute Express Link) : 고성능 컴퓨팅 시스템을 효율적으로 구축하기 위한 PCIe 기반 차세대 인터커넥트 프로토콜. 메모리, GPU, AI 가속기 등 다양한 솔루션을 보다 효율적으로 통합하여 활용할 수 있게 해줌

Adv. PKG (2) – MCP “둘 이상을 하나로 모아 고부가가치 메모리 구현”

MCP는 멀티 칩 패키지(Multi-Chip Package)로, 두 개 이상의 메모리를 하나로 구성하는 기술이다.

칩렛과 혼동할 수 있으나 결이 다르다. MCP는 여러 개의 칩을 적층해 하나로 패키징하는 것이다. 특히 메모리 부분에 특화된 기술이다. 예컨대 낸드(a)와 D램(b)을 결합하는 것이 MCP다.

조금 더 쉽게 이해하기 위해 소시지와 떡을 하나씩 꽂아 만든 휴게소 음식을 떠올려 보자. 이 음식은 ‘떡’과 ‘소시지’라는 식재료 두 개를 쌓아서 만든다. MCP 역시 낸드(a)와 D램(b)처럼 완전히 다른 성질의 얇은 칩(a/b)을 모으고 쌓아서 제작한다. 과거에는 동종 칩을 여러 장 쌓아 구현하는 제품도 MCP 영역에 포함했으나, 현재는 여러 개의 칩을 합친다는 의미로 많이 쓰인다.

여러 개의 칩을 모아 쌓는 이유는 전력 소모량과 칩 크기를 모두 최소화하면서 고용량을 구현하기 위함이다. 다시 말해, 효율 향상 및 모바일 최적화다. 꼬치 간식을 떡 따로, 소시지 따로 먹는다고 생각해 보자. 식탁 위에 떡과 소시지 접시가 따로 놓이며 불필요한 공간을 많이 차지하게 된다. 하나씩 번갈아 먹어야 하기에 번거롭기까지 하다. 반면 꼬치로 모으면 공간을 적게 차지하며, 먹기에도 효율적이다.

MCP도 마찬가지다. MCP는 국제반도체표준화회의(JEDEC)가 규정한 두께 규격 1.4㎜ 이하로 제작된다. 특히 국제반도체표준화회의는 고객 및 시장 동향에 따라 축소된 패키지 두께 규격을 요구하고 있다. 이처럼 MCP는 작은 크기, 얕은 두께 안에 여러 개의 칩이 포함돼 패키지를 소형화하는 데 유용하기에 각 칩이 차지하는 공간이 줄어든다. 기기에 부착하는 과정도 단순화한다. 기기 메인 기판에 낸드 따로, D램 따로 장착하는 방식과 비교해 기기 제조 과정이 단순해진다는 이야기다. 여러 칩을 한 번에 구동해 전력 효율도 좋다. 이런 이유로 MCP는 소형 칩을 선호하는 모바일 분야에서 주로 쓰인다.

MCP의 조합 방식은 다양하다. 낸드와 D램을 예로 들자면, 하나의 기판(Substrate) 위에 낸드와 D램을 따로 쌓는 케이스(수직 개별 적층), D램 위에 낸드를 얹어 쌓는 케이스(수직 혼합 적층) 등 여러 가지가 있다. 각 칩은 얇은 접착용 필름*을 이용해 붙이고, 금 · 구리 · 알루미늄 등으로 이루어진 선(와이어)으로 기판에 연결한다. 이후 보호재*로 감싸 최종 완성한다.

* 얇은 접착용 필름 : 칩을 보호하고 반도체를 기판에 접착하는 필름 형태의 접착제로 DAF(Die Attach Film)를 말함

* 보호재 : 칩을 밀봉해 열·습기·충격으로부터 보호하는 역할, 에폭시 밀봉재(EMC, Epoxy Molding Compound)가 주로 쓰임

SK하이닉스는 이와 같은 MCP를 지난 2001년부터 시작해 20년 이상 생산하고 있다. 2007년 세계 최초 24단 낸드 MCP를 선보이는 등[관련기사] 정교한 공정으로 50㎛(마이크로미터) 이하의 칩을 제어하고, 적층해 경쟁력 있는 MCP 제품을 내놓고 있다. 회사는 고집적도 제품의 글로벌 모바일 수요가 지속적으로 증가함에 따라 제품 개발을 지속해 수익성을 높여간다는 계획이다.

Adv. PKG (3) – VFO “요즘 대세 팬아웃 WLP를 D램 쌓기에 접목”

VFO(Vertical wire Fan Out), 직선은 곡선보다 짧고 빠르다. 칩과 회로를 연결하는 전선 즉, 와이어(Wire) 이야기다. VFO는 기존 곡선 와이어 본딩(Wire bonding)을 수직으로 연결하여 공간을 최소화하고 전력 소모를 줄이는 기술인데, 칩 면적 바깥에 와이어를 연결하여 패키지 크기에 부담을 주던 팬아웃(Fan Out) 기술에 혁신을 가져왔다.

여기서 팬아웃 WLP(Fan Out Wafer Level Package)는 기판(Substrate) 없이 칩 바깥 영역에 바로 데이터 출입(I/O) 단자를 붙여 반도체를 만드는 후공정 패키지 기술을 말한다. 이 팬아웃 WLP 제품은 기판이 없는 만큼 두께가 얇다. 반도체와 메인 기판 사이 배선 길이가 감소하여 향상된 전기적 특성을 갖췄고 열효율도 높다. 또한, 더 많은 데이터 출입구를 배치할 수 있어 고성능 제품을 구현하는 데도 적합하다.

그런데 우수한 특성에도 불구하고 그동안 팬아웃 WLP 기술을 메모리에 활용하는 데는 한계가 있었다. 칩을 쌓고 양옆에 곡선의 와이어를 붙여 기판에 연결하는 구조는 메모리에 팬아웃 WLP 기술을 적용하기엔 적합하지 않았기 때문.

이 한계를 극복한 것이 SK하이닉스가 세계 최초로 개발한 VFO다. SK하이닉스는 수직의 버티컬 와이어(Vertical Wire)를 활용, D램을 적층하면서 최적의 팬아웃 WLP를 구현했다. 여기에 수직 와이어가 주는 장점까지 더했다. 전기 신호가 지나는 선을 긴 곡선에서 짧은 직선으로 바꾸어 전력 효율을 더욱 높인 것이다. 산비탈을 타고 빙빙 돌아서 가야 하는 길에 수직의 터널을 뚫어 더 적은 힘과 시간을 들여 목적지에 도착할 수 있게 했다고 보면 된다.

이러한 장점 덕분에 VFO는 지난 IEEE 2023에서 발표되며, 모바일 기기 트렌드에 부합하는 메모리 기술로 주목받기도 했다[관련기사].

최근 SK하이닉스는 VFO 기술 개발을 마치고 검증을 진행했는데, LPDDR 제품에서 기존 와이어 제품 대비 유의미한 성과를 거뒀다. 기다란 곡선 와이어에서 짧은 수직 와이어로 교체하며 와이어 길이가 4.6배 줄었고, 전력 효율은 4.9% 개선됐다. 방열 성능도 1.4% 향상된 결과를 보였다. 눈에 띄는 부분은 패키지 두께다. SK하이닉스는 무려 27%에 달하는 패키지 다이어트에 성공했다.

최근 업계는 스마트폰 고사양화에 발맞추고, 스마트폰 내 배터리 용량 확보를 위해 부품 크기를 줄이고자 팬아웃 WLP 도입을 가속하고 있다. SK하이닉스는 VFO를 통해 모바일에 더욱 최적화한 메모리를 개발, 고객의 요구사항을 만족시키며 글로벌 시장을 선도할 수 있게 됐다.

Adv. PKG (4) – 어드밴스드 MR-MUF “안정적 · 효율적 12단 HBM3 완성”

어드밴스드 MR-MUF를 이해하려면 MR-MUF(Mass Reflow-Molded UnderFill)부터 알아야 한다. MR-MUF는 다수의 칩을 적층할 때 한번에 포장하는 기술이다.

HBM은 TSV*로 1,024개의 통로(데이터 출입구(I/O))를 낸 D램 칩 여러 개를 쌓아서 데이터 다니는 길, 즉 대역폭을 넓힌 메모리다. 여기서 적층된 칩을 수직으로 관통하는 1,024개 통로는 와이어 없이 연결하고 칩은 보호재로 감싸는데, 이때 쓰는 기술이 MR-MUF다[관련기사].

* TSV(Through Silicon Via) : D램 칩에 수천 개의 미세 구멍을 뚫어 상하층 칩의 구멍을 수직 관통하는 전극으로 연결하는 기술. SK하이닉스는 TSV 기술을 활용해 최대 819GB/s(초당 819기가바이트) 데이터 처리 속도를 가진 HBM3를 개발함

MR-MUF 기술은 수직 적층된 칩을 효율적으로 연결하는 데 강점이 있다. 제조 과정에서 생산성을 끌어올리면서 제품 신뢰도를 높이는 혁신적인 공정 기술인 것이다.

먼저 매스 리플로우(MR, Mass Reflow)에서는 수직 적층된 칩과 회로를 연결하는데, 각 칩의 통로 아래에는 가교 역할을 하는 마이크로 범프(Micro Bump, 이하 범프)가 붙는다. 이 범프의 납 소재가 녹으면서 위아래 칩의 통로가 연결되는 것이다. 이때 모든 범프를 한번에 녹여 칩을 잇는데, 이를 리플로우(Reflow)라고 한다. 대량의 범프를 녹인다는 의미에서 앞에 매스(Mass)가 붙는다.

몰디드 언더필(MUF, Molded UnderFill)은 칩을 보호하기 위해 칩 사이와 칩 주변 등 외부에 보호재를 씌우는 공정 기술이다. 보호재로 칩 사이를 채우는 작업을 언더필(UnderFill), 칩을 감싸는 작업을 몰딩(Molding)이라 부르며, 이 과정을 동시에 진행하는 것을 말한다.

MR-MUF를 이해했다면 왜 어드밴스드(Advanced)가 붙는지 살펴볼 차례다. 어드밴스드 MR-MUF는 기존의 단점을 보완한 기술이다. MR-MUF에선 리플로우가 고열로 진행되다 보니, 칩이 휘어지는 현상(Warpage)이 발생했다(이 문제로 기존에는 MR-MUF 공정을 적용하는 데 어려움이 있었다).

SK하이닉스는 MR-MUF의 장점 때문에 이 기술을 고수했는데, 문제는 12단 HBM3를 개발하면서 불거졌다. 칩 두께가 기존 대비 40% 더 얇아지면서, 휘어짐을 극복할 신기술 개발이 필요해진 것. 이에 SK하이닉스는 업계 최초로 ‘칩 제어 기술’을 도입하고, ‘신규 보호재’로 열 방출까지 개선해 냈다. 이 두 가지가 더해져 탄생한 기술이 어드밴스드 MR-MUF다.

칩 제어 기술은 칩 하나를 쌓을 때마다 순간적으로 높은 열을 가하는 식으로 구현한다. 이때 상단 칩 아래에 붙은 범프가 하단 칩 위에 있는 얇은 패드에 가접합된다. 패드는 칩을 단단하게 잡아 휘어짐을 예방한다. 이 과정은 칩을 쌓을 때마다 반복한다. 작업이 끝나면 MR-MUF로 최종 접합하고 포장하는데, 포장 시에는 방열 효과가 더욱 뛰어난 신규 보호재를 쓴다.

SK하이닉스가 신규 공법까지 개발하며 MR-MUF를 고수한 이유는 이 기술이 가진 안정성과 효율성 때문이다. 오븐에 수많은 호떡을 차곡차곡 쌓고, 일정한 열로 굽는다고 생각해 보자. 열이 고르게 퍼져 알맞게 구워진 호떡 수십 개를 한 번에 만들 수 있다. MR-MUF는 바로 이 오븐과 방법이 유사하다. 오븐에 굽듯 열을 고르게 가하고 모든 칩을 한번에 접착하기에 안정적이고 효율적이다. 칩 사이에 보호재를 채우고 포장 작업을 동시에 진행하여 더욱 효율성이 높다.

실제로 SK하이닉스는 이 기술로 기존 대비 생산성을 3배 개선한 효과를 봤다. 얇은 칩을 12단으로 쌓아 HBM3를 구현한 것과 열 방출을 36% 개선한 것도 이 기술 덕분이다. 이렇게 SK하이닉스는 최첨단 패키지 기술로 현존 최대 용량, 고성능 24GB 12단 HBM3를 개발[관련기사]하면서 두께는 16GB 8단 제품과 동일하게 유지하는 혁신을 이뤘다.

한편, SK하이닉스는 향후 본딩 기술을 고도화해 HBM에 적용할 예정이다. 적용 중인 범프 없이 칩과 칩을 접착하고, 데이터 통로를 곧바로 연결하는 ‘하이브리드 본딩(Hybrid bonding)’을 통해 신제품을 개발, HBM 시장 리더십을 지속해서 유지해 나간다는 목표다.

이번 Pathfinder에서는 웨이퍼의 공정 미세화 한계를 혁신적으로 해결하며 솔루션을 찾아가는 SK하이닉스의 첨단 패키지 기술을 알아봤다. SK하이닉스는 칩렛, MCP, VFO, 어드밴스드 MR-MUF 등 첨단 패키지 기술로 한 발짝 다가온 반도체 융합(Convergence) 시대를 맞이하고 HBM, PIM, CXL 등 융합 시대의 걸맞은 제품을 선제적으로 개발하며 시장 우위를 선점해 나가고자 한다.

아울러 회사는 머지않아 도래할 이종 집적(Heterogeneous Integration) 시대에 대응할 수 있도록 어드밴스드 패키지 기술을 더욱 고도화해 나갈 계획이다.