SK하이닉스가 지난 8월 플래시 메모리 서밋(Flash Memory Summit, FMS) 2023에서 321단 1Tb(테라비트) TLC 낸드플래시(NAND Flash)를 공개했다. 세계 최초 300단 진입 사례다. 2018년 96단 4D 낸드를 선보인 SK하이닉스는 더 작게 만들고 더 많이 쌓으면서 안정성과 생산성까지 높인 선행기술을 확보, 최고층 기록을 경신하고 혁신적인 4D^2.0 낸드 기술을 발표했다[관련기사].

Pathfinder에서는 낸드 혁신의 핵심인 4D 낸드 기술을 자세히 알아본다. ▲Cost-effective 3-Plug 형성 ▲Sideway Source ▲All PUC(Peri. Under Cell) ▲Advanced CTF(Charge Trap Flash) 등 적층 및 성능 향상에 특화된 4D^1.0 기술부터 ▲MSC(Multi Site Cell) 등 적층 한계를 극복하는 4D^2.0 기술까지, 계속해서 진화하는 SK하이닉스의 4D 낸드 기술을 만나보자.

기초부터 차근차근 ‘낸드 이해하기’

이번 기술을 이해하기 위해선 낸드의 기본 개념과 용어를 짚고 갈 필요가 있다.

먼저 셀(Cell)은 정보가 저장되는 가장 작은 단위다. 컨트롤 게이트(Control Gate), 플로팅 게이트(Floating Gate) 등으로 이뤄졌다. 컨트롤 게이트에 전압을 가하면 통로를 이동하던 전자가 플로팅 게이트에 저장된다.

낸드는 이곳에 쌓인 전자를 통해 셀을 0 또는 1의 상태로 구분해 정보를 저장한다. 이 상태는 셀에 들어 있는 전자 개수로 구분한다. 예컨대 전자가 적으면 0, 많으면 1로 읽는 식이다.

낸드는 하나의 셀에 얼마나 많은 정보(bit, 비트)를 저장하느냐에 따라 다양하게 제작된다. SLC(Single Level Cell-1비트), MLC(Multi Level Cell-2비트), TLC(Triple Level Cell-3비트), QLC(Quadruple Level Cell-4비트), PLC(Penta Level Cell-5비트) 낸드 등으로 나뉜다.

마지막으로 단위를 알아보자. 기가(Giga)는 10억이고, 테라(Tera)는 1조다. 512Gb(기가비트)는 5,120억 개의 비트를 저장할 수 있고, 1Tb(테라비트)는 1조 개의 비트를 저장할 수 있다. 즉, 1Tb 용량의 TLC 낸드 제품의 경우 한 셀에 3비트를 저장하므로 1조의 1/3 수준인 약 3,300억 개 이상의 셀을 가졌다고 볼 수 있다.

셀을 더 많이 쌓아 칩을 더 작게 만드는 기술: 4D^1.0

SK하이닉스는 이 같은 대규모 낸드를 제작하기 위해 4D^1.0으로 명명한 네 가지 기술을 대표적으로 활용하고 있다.

▲ Cost-effective 3-Plug 형성

반도체 기술의 주요 목표는 원가 절감이다. 이를 위해 셀을 더 많이 쌓아 칩 크기를 줄이고, 한 장의 웨이퍼에서 최대한 많은 칩을 만들어 원가를 낮춘다.

이때 기판을 한 층씩 쌓고, 셀 형성 작업을 층마다 반복하면 제조비가 증가해 비효율적이다. 때문에 여러 층의 기판을 먼저 쌓고, 층을 관통하는 수직 구멍을 낸 후 구멍 옆으로 셀을 한 번에 형성한다. 이 수직 구멍을 ‘플러그(Plug)’라 부른다.

그런데 적층 수가 증가하면 플러그를 바닥끝까지 형성하는 과정이 어려워진다. 현존하는 반도체 식각 장치로는 한 번에 100층(단) 정도만 뚫을 수 있기 때문이다. 따라서 300층 이상 구현하려면 기판을 100층씩 쌓고 3번의 플러그 식각 과정을 진행해야 한다. 이때 제조 비용을 최소화하기 위해선 셀 형성을 포함해 모든 공정을 모든 층에서 한 번에 진행하는 기술이 필요하다.

SK하이닉스는 전압을 가하는 주요 구조물(워드 라인* 및 워드 라인 계단*), 전자의 이동 통로 등을 한 번에 제작하는 단일 공정을 진행, 공정 비용을 최소화하며 최고 수준의 집적도를 갖춘 321단 4D 낸드 샘플을 지난 8월 공개했다[관련기사].

* 워드 라인(Word Line): 각 층의 낸드 셀의 컨트롤 게이트를 묶는 구조
* 워드 라인 계단: 각 층의 워드 라인을 각기 상면으로 노출시키기 위한 계단 형상의 구조

▲ Sideway Source

‘Sideway Source’는 전자의 이동 통로인 플러그 및 낸드층 하단(채널 및 소스 라인*)을 측면에서 수평으로 연결하는 기술을 말한다.

* 채널 및 소스 라인(Channel & Source Line): 전자의 이동 통로는 낸드층 상단 비트 라인**에서 출발해 플러그 내부 채널과 낸드층 하단 소스 라인으로 연결되는데, 이때 소스 라인에서 흘러나온 전자가 채널을 타고 낸드층 상단으로 올라가며 각각의 플로팅 게이트에 저장된다.
** 비트 라인(Bit Line): 워드 라인에 인가된 전압에 따라 셀에 저장된 전자 수를 알려주는 통로

플러그 내부에서 전자가 다니는 길은 CTF막*으로 둘러싸여 있다. 그러므로 플러그와 낸드층 하단이 맞닿은 지점에서 CTF막을 제거해야 두 이동 통로를 연결할 수 있다.

기존에는 플러그 상단에서 식각 가스를 주입해 플러그 바닥의 CTF막을 수직으로 제거했다. 하지만 2개 이상의 플러그를 쌓기 시작하면서 플러그의 중심이 정렬되지 않았다. 이에 따라 식각 가스가 하단부까지 도달하지 못했고, 셀로 사용되는 플러그 측면 CTF막을 손상시켰다.

* CTF막: 플로팅 게이트를 대체하는 산화막·질화막의 복합막

SK하이닉스는 수직이 아닌 수평으로 연결해 난제를 풀었다. 식각 가스를 별도 통로로 주입해 낸드층 하단에 도달시키고, 이곳을 가로질러 통과시켜 플러그 양옆 CTF막을 제거했다.

Sideway Source 기술을 활용하면 플러그 내부로 식각 가스를 직접 주입하지 않으므로 플러그의 정렬이 어긋나더라도 내부가 손상되지 않아 불량품이 발생할 우려가 줄어든다. 이를 통해 SK하이닉스는 불량률을 크게 줄이며 생산성을 높였고, 다중 적층 시 우려되던 비용 증가 문제도 단번에 해결했다.

SK하이닉스는 업계 최초로 2018년부터 4D 낸드를 공급, 낸드층 하단에 빈 공간(Void)이 발생하지 않도록 통로를 정밀하게 수평 연결하는 고유한 노하우를 쌓았다. 이를 바탕으로 회사는 238단 낸드의 제조 효율을 34% 끌어올렸고(176단 대비)[관련기사], 321단 낸드로 경쟁 우위를 확보했다.

▲ All PUC(Peri. Under Cell)

PUC는 구동회로(Peri.)*를 셀 하부에 넣어 전체 면적을 줄이고 적층 수를 늘리는 기술이다. 지난 2018년 SK하이닉스는 PUC로 새로운 구조의 낸드를 구현, 4D 낸드로 명명하고 본격적인 제품 개발에 나섰다. 현재는 줄어든 셀에 맞춰 구동 회로를 셀과 같거나 셀보다 작은 크기로 미세화하는 기술까지 발전했다. 이를 ‘All PUC’로 부른다.

* 구동 회로(Peri.): 셀을 제어하는 회로

SK하이닉스는 트랜지스터의 크기와 개수를 줄여 구동 회로를 더 미세화하고, 이를 셀 하부 빈 공간에 최대한 배치하는 방식으로 고도화하고 있다. 주차장에 비유하자면 옥외 주차장을 지하 주차장으로 변경한 후 재료인 벽돌의 크기까지 줄이고, 이를 빈틈 없이 오밀조밀 쌓아 더 작고 밀도 높은 주차장을 만드는 방식이다.

특히 이 기술은 238단 512Gb TLC 낸드에서도 고유의 기술로 최초 구현하여 큰 효과를 냈다[관련기사]. SK하이닉스는 238단 낸드의 칩과 구동회로 크기를 이전 세대 대비 30% 이상 줄여 생산 효율을 끌어올리고 원가 경쟁력을 확보했다. 회사는 칩과 구동회로 축소가 필요한 향후 제품에도 지속해서 이 기술을 적용할 수 있도록 노하우를 쌓고 완성도를 높일 예정이다.

▲ Advanced CTF(Charge Trap Flash)

‘Advanced CTF’는 기존 CTF 대비 더 많은 전자를 강하게 붙잡아 데이터 변형을 최소화하는 기술이다. CTF란 전자를 플로팅 게이트(도체)가 아닌 CTF(부도체)에 저장하는 것을 말한다.

업계는 전자 저장 공간을 부도체로 바꿔 도체에서의 셀 간섭* 문제를 해결했다. 하지만 CTF에서는 전자가 종종 이탈하는 문제가 발생했다. 전자는 CTF를 이루는 물질(질소·규소 화합물)의 빈 공간에 저장되는데, 이 물질은 불안정한 영역을 품고 있다. 이 불안정한 영역에 전자가 저장되면, 곧 결합이 끊어지며 전자가 튕겨 나가 데이터 손실이 발생한다.

* 셀 간섭: 소자 미세화 영향으로 특정 셀 내 전자가 인접 셀 내 전자의 영향을 받아 데이터가 변형되는 현상

CTF를 이루는 물질은 나뭇잎, 이를 결합하는 매개는 나뭇가지, 불안정한 매개는 약한 나뭇가지에 비유할 수 있다. 즉 약한 나뭇가지에 새가 앉으면 부러지듯, 불안정한 매개에 전자가 붙으면 쉽게 부러지는 것이다.  SK하이닉스는 가지에 가시를 붙여 새의 접근을 막듯 불안정한 영역을 수소로 메꿔 전자가 들어가지 못하도록 차단하고, 나뭇가지 수를 늘려 더 많은 전자를 저장할 수 있게 했다. 이것이 ‘Advanced CTF’다.

이 기술의 강점은 전자 이탈을 최소화해 CTF에 저장된 전자 개수 총량을 늘리는 것이다. 총량이 늘면 전자 수 구분 능력이 향상돼, 읽기 오류가 줄고 지연 시간이 크게 감소한다.

낸드의 경우 전자 개수에 따라 0, 1 등의 상태를 구분한다고 앞서 말했다. 여기서 총량이 적으면 전자 수 구분 능력이 떨어져, 오류 확률과 지연 시간이 늘어난다.

예컨대 SLC에서 전자 수 10개로 정보를 구분한다고 했을 때 전자 수가 1~5개면 0으로 읽고, 6~10개면 1로 읽는다. 이때 이탈하는 전자가 발생한다. 10개 중 5개가 이탈해 5개만 남으면, 1로 처리했던 데이터가 변형되며 에러가 발생한다. 이 문제는 MLC 이상 셀을 세분화할수록 커진다.

한 셀에 3비트 정보를 담는 TLC는 000부터 111까지 총 8개의 상태를 구분해야 한다. 총 전자가 10개로 동일하면 1개의 상태당 1~2개 전자 수를 할당해야 한다. 5개씩 할당하는 SLC 대비 큰 차이다. 이러면 전자가 조금만 이탈해도 데이터가 변형된다.

총 전자 수 100개로 정보를 구분한다고 해보자. 이 경우 전자 수가 0~50개면 0으로 읽고, 51~100개면 1로 읽는다. 전자가 이탈해도, 총량이 많다 보니 정보를 잘못 판독할 우려가 크게 준다. 오류가 없으니, 지연 시간도 감소해 읽기 속도가 빨라진다.

SK하이닉스는 176단 낸드를 시작으로 Advanced CTF를 적용하고 있는데 176단 낸드의 경우[관련기사], 전자 수 구분 능력이 25% 향상된 수치를 자랑한다. 이를 통해 더 낮은 지연 시간을 달성한 SK하이닉스는 즉각적인 데이터 처리가 중요한 게이밍 및 오토모티브 시장에 대응해 나가고 있다.

적층과 더불어 셀의 수평 집적도를 늘려 용량과 성능을 높이는 기술: 4D^2.0

적층이 반복될수록 제조 비용은 계속해서 높아진다. TLC 이상 비트 수를 늘리는 것과 추가 비용까지 고려하면 더 이상 원가 절감이 어려운 시점이 오게 된다. 이에 SK하이닉스는 적층 수를 높이는 동시에 셀의 수평 집적도를 늘려, 비용 대비 저장 용량을 지속적으로 향상하는 기술을 개발하고 있다. 이번 편에서는 다양한 4D^2.0 기술 중 수평 집적도를 구조적으로 개선하여 비트 수를 획기적으로 높인 기술을 소개한다.

▲ MSC(Multi Site Cell)

수평 집적도를 증가시키는 방법은 크게 두 가지다. 첫 번째는 전자 수를 세분화해 셀 하나에 더 많은 정보(비트)를 담는 MLC(Multi-Level Cell) 기술이다. SLC부터 QLC까지 세분화한 낸드가 여기에 속한다. 두 번째는 하나의 셀 안에 전자가 저장되는 공간(Site)을 구조적으로 증가시켜 더 많은 정보(비트)를 담는 MSC(Multi Site Cell) 기술이다.

MLC 기술은 현재 4비트 QLC까지 상용화했지만, 5비트 PLC 이후의 기술은 성능과 신뢰성 유지가 어려워지고 있다. 앞서 언급한 전자 수 구분 능력의 한계 때문이다.

예를 들어 MLC로 6비트 HLC(Hexa Level Cell)를 구현할 경우, 64개의 상태*를 구분해 데이터를 저장해야 한다. 이러면 각 상태를 구분할 전자 수 차이가 너무 적어 오류가 쉽게 발생하고, 시간도 오래 걸린다. 4비트 QLC 대비 전자 수 구분 능력은 4배 떨어진다.

* 000000부터 111111까지 총 64개의 경우의 수

반면 MSC로 HLC를 제작할 경우, 8개의 상태*를 2개 공간에 나눠 만들고 이를 곱하여 64개의 상태를 구현해 데이터를 저장한다. 4비트 QLC와 비교하면 전자 수 구분 능력이 2배 증가한다. 즉 HLC급 용량이면서 TLC 수준의 속도를 낸다는 이야기다. SK하이닉스는 MSC 활용 시 읽기·쓰기 속도에서 약 20배* 향상이 있는 것을 확인했다.

이러한 MSC는 고용량·고속도·신뢰성을 장점으로 향후 멀티모달 AI*에 가장 적합한 SK하이닉스의 낸드가 될 것이다.

* 000부터 111까지 총 8개의 경우의 수
* 5비트 일반 셀과 2.5비트 × 2.5비트 MSC 비교 결과
* 멀티모달 AI: 텍스트, 음성, 이미지 등을 동시에 처리할 수 있는 인공지능

이번 Pathfinder에서는 현재와 미래를 이끌어갈 SK하이닉스의 4D 낸드 기술을 살펴봤다. 낸드의 강자로 빠르게 부상 중인 SK하이닉스는 4D^1.0 기술로 낸드의 비용·효율을 높이고 성능을 향상하는 한편, 4D^2.0 기술로 머지않을 미래에 도래할 적층 한계를 극복해 나간다는 계획이다.

“모어 댄 무어(More than Moore)”

무어의 법칙*이 한계에 다다르자, 이를 넘어서기 위한 업계의 움직임이 분주하다. 그동안 메모리 업계는 미세화 기술, 그러니까 전기신호가 지나는 길의 폭(선폭)을 줄이고, 데이터 담는 소자를 더욱 옹기종기 모으는 기술로 같은 면적에서 보다 많은 데이터를 저장할 수 있도록 했다. 하지만 선폭을 줄일수록 전자 간 간섭이 늘고, 전류가 누설되며 발열이 심해졌다. 이에 따라 미세화는 갈수록 어려워졌고, 그 속도는 점점 더뎌지고 있다.

* 무어의 법칙 : 반도체 발전 속도에 관한 이론으로, 용량이(트랜지스터 수가) 1~2년마다 2배씩 증가한다는 법칙. 인텔 창립자 고든 무어(Gordon Moore)가 발견해 무어의 법칙으로 불림

이 가운데 업계는 후공정 패키지 기술에서 답을 찾았다. 웨이퍼에 회로를 그리는 전공정이 아닌, 전선을 깔고 포장하는 후공정 패키지[관련기사]에 신기술을 도입, 미세화 한계를 해결하며 성능과 효율 그리고 용량 개선을 꾀하고 있는 것. 특히 SK하이닉스는 D램(DRAM), 낸드플래시(NAND Flash, 이하 낸드) 등 종류가 다른 칩(이하 이종 칩)을 하나로 모으고, D램을 수직으로 쌓아 대역폭을 늘리는 등 어드밴스드 패키지(Advanced Package) 기술로 한계를 뛰어넘고 있다.

앞선 기술력으로 무어의 법칙 그 이상의 가치를 만들어내는 리더, SK하이닉스가 보유한 최첨단 패키지 기술을 뉴스룸에서 소개한다.

무어를 넘어 이종 집적 시대에 대응하라… 첨단 패키지 기술 개발에 ‘박차’

최근 SK하이닉스는 국내외 컨퍼런스를 통해 ‘다음 세대 반도체’에 관해 이해관계자들에게 지속해서 공유하고 있다. 여러 행사에서 많은 발표가 이뤄졌는데 핵심은 이종 집적(Heterogeneous Integration) 즉, 시스템(System) 반도체와 메모리(Memory) 반도체를 불문한 반도체 통합이다.

이 개념은 서로 다른 칩을 최대한 가까운 위치에 모으는 것을 말한다. 연산을 위한 데이터 이동 경로를 최소화해 최상의 성능과 효율을 내는 하나의 칩으로 완성하는 것이다. 궁극적으로 로직(Logic) 칩과 메모리 반도체가 합쳐진 ‘시스템 인 패키지(SiP, System in Package)*’ 형태이고, 미세화는 기본이며 어드밴스드 패키지 기술이 같이 접목되어야 비로소 구현할 수 있다.

* 시스템 인 패키지(SiP, System in Package) : 단일 패키지로 묶인 다수의 집적회로를 뜻하며, 전자 시스템의 모든 기능 또는 대부분의 기능을 수행할 수 있음

SK하이닉스는 향후 40년을 이종 집적 시대로 보고 이에 대응하기 위한 첨단 패키지 기술을 지속해서 개발하고 있다. 아울러 다양한 방법으로 D램과 낸드를 쌓고 모아 고성능 · 고용량의 신제품을 선보이고 있기도 하다. 이를 위한 주요 기술로는 칩렛(Chiplet), MCP, VFO, 어드밴스드(Advanced) MR-MUF 등을 꼽을 수 있다.

Adv. PKG (1) – 칩렛(Chiplet) “여러 개로 쪼개고 다시 모아 저비용 · 고효율 메모리 구현”

우리가 아는 반도체는 여러 기능의 조합으로 구성된다. CPU만 하더라도 연산, 저장, 전력, 데이터 출입구(I/O) 등의 영역이 모여 하나의 칩을 이룬다. 이 모든 영역을 한번에 제작하고 포장한 것이 반도체인 것이다. 쉽게 말해 많은 종류의 과자를 한번에 만들고 하나의 박스에 담은 일종의 종합선물세트 같은 개념이다.

과거에는 이 같은 방식으로 반도체를 만드는 것이 일반적이었다. 하지만 고성능화, 미세화가 계속되며 문제가 생기기 시작했다. 기능이 다른 반도체 소자를 각각 과자 하나로 본다면, 담아야 할 과자(소자)가 많아지면서 선물세트 부피가 자꾸만 커졌다. 과자 수가 많다 보니 내부 배열은 한층 복잡해졌다. 작업 중 부서지는 과자(불량 소자)라도 생기면, 내부가 부스러기로 엉망이 되어 선물세트를 통째로 버려야 하는 일도 종종 발생했다.

‘과자를 따로따로 제작해 포장하고, 각각의 과자 박스를 깔끔하게 이어 붙이면 어떨까?’

업계는 고민 끝에 실마리를 찾았는데, 앞서 언급한 반도체 각 영역을 개별로 제작하는 것이다. 이렇게 탄생한 기술이 바로 칩렛(Chiplet)이다. 칩렛은 하나의 칩을 기능별로 나누어 제작하고 다시 모으는 기술이다. 즉 연산, 저장, 전력, 데이터 출입구 기능 등을 갖춘 칩을 따로 만들어 포장하고, 후공정 패키지 단계에서 합친다는 이야기다. 이때 나눠진 칩 조각을 칩렛으로 부른다. 각각의 조각을 원하는 방식으로 자유롭게 배치하고 조립한다는 점에서 칩렛은 레고 블록에 비유되기도 한다.

다시 선물세트를 떠올려 보자. 모든 과자를 한번에 만들어 포장하지 않고, 따로 만들어 포장한 박스를 합치면 부서진 과자 때문에 선물세트 전체를 버리는 일이 줄어든다. 단품 과자 박스만 갈아 끼우면 그만이다. 이미 만들어 놓은 과자 박스를 가져와 다시 끼울 수도 있다.

이렇게 커다란 선물 박스를 조그마한 개별 박스로 쪼개어 제작하면 하나가 문제가 되어 전체를 버리는 경우가 줄어들기에 같은 비용으로 더 많은 양품을 확보할 수 있다. 또, 모든 과자를 값비싼 기계로 만들 필요도 없다. 반죽해서 굽기만 하는 비스킷은 상대적으로 저렴한 기계로 제작하고, 초콜릿을 덧입히는 등 과정이 복잡한 과자만 값비싼 기계로 제작하면 된다.

칩렛의 장점도 이와 같다. 먼저, 칩을 여러 개로 나누기에 특정 영역의 불량 소자 탓에 칩 전체를 버리는 일이 준다. 개별 칩렛만 갈아 끼우면 되고 만들어 놓은 칩렛을 재활용할 수도 있다. 칩렛은 작은 다이(Die)* 여러 개로 제작되기에 웨이퍼당 더 많은 다이를 만들 수 있어 수율도 높다.

또한, 차별화된 공정을 적용할 수 있다. 핵심 칩렛은 10㎚(나노미터) 공정, 이외는 20㎚ 공정으로 제작하는 식이다. 값비싼 공정을 일괄 적용할 필요가 없어, 개발 효율 향상은 물론 비용 절감 효과도 있다. 아울러 고성능을 요하는 칩렛에 자원을 집중하는 등 개발 환경을 유연하게 꾸릴 수도 있다. 이렇게 칩렛이 개발되며 업계는 적은 비용, 높은 효율로 반도체를 생산할 수 있게 됐다.

* 다이(Die) : 웨이퍼에서 잘라내기 전 상태의 칩 하나하나를 다이(Die)로 칭함

칩렛은 기능이 다른 소자(a-1/a-2)를 결합하는 것이 기본 개념이다. 기능별로 분리된 칩을 기판(Substrate)에 올려 이어 붙이는데, 이때는 2D, 2.5D, 3D 등의 구조를 고려할 수 있다. 2D는 서로 다른 칩을 수평으로 나란히 붙이는 구조, 3D는 서로 다른 기능을 하는 칩을 수직으로 쌓는 구조다. 2.5D는 2D 구조의 칩렛과 기판 사이에 RDL 인터포저(RDL Interposer)*를 끼워 넣는 방식이다. 실리콘 소재의 이 회로판은 기판보다 얇고 데이터 출입 단자의 밀도가 높다. 데이터 다니는 길이 촘촘하게 배치되어 있다는 의미다.

자전거 도로를 떠올리면 쉽다. 인도를 기판으로, 자전거 도로를 RDL 인터포저로, 사람을 데이터로 봤을 때, 이 자전거 도로는 인도 옆에 붙어 사람(자전거 탄 사람)을 더욱 빠르게 이동시켜 주는 것이다. 이처럼 RDL 인터포저는 더욱 빠른 데이터 속도를 구현할 수 있다. 구조는 2D이지만, 2.5D로 정의하는 이유다.

* RDL(Re-Distribution Layer, 재배선) 인터포저 : 크기가 작은 반도체 회로와 크기가 큰 기판 회로를 전기적으로 연결하기 위해 중간에 새 회로를 구성하는 것을 의미

한편, SK하이닉스는 CXL* 메모리 제품[관련기사] 컨트롤러(Controller)에 칩렛을 개발하고 있다. 기능별로 분리된 컨트롤러 칩렛은 각각 통신하고자 하는 대상과 2.5D로 최단 거리에 배치되어 통신 속도를 향상시키고, 고용량 메모리로 확장하는 데 기여할 것으로 기대된다. 앞으로도 SK하이닉스는 빅데이터와 AI 시대를 선제적으로 대응하는 CXL 메모리를 개발하여 고성능 컴퓨팅 시스템의 미래를 선도할 예정이다.

* CXL(Compute Express Link) : 고성능 컴퓨팅 시스템을 효율적으로 구축하기 위한 PCIe 기반 차세대 인터커넥트 프로토콜. 메모리, GPU, AI 가속기 등 다양한 솔루션을 보다 효율적으로 통합하여 활용할 수 있게 해줌

Adv. PKG (2) – MCP “둘 이상을 하나로 모아 고부가가치 메모리 구현”

MCP는 멀티 칩 패키지(Multi-Chip Package)로, 두 개 이상의 메모리를 하나로 구성하는 기술이다.

칩렛과 혼동할 수 있으나 결이 다르다. MCP는 여러 개의 칩을 적층해 하나로 패키징하는 것이다. 특히 메모리 부분에 특화된 기술이다. 예컨대 낸드(a)와 D램(b)을 결합하는 것이 MCP다.

조금 더 쉽게 이해하기 위해 소시지와 떡을 하나씩 꽂아 만든 휴게소 음식을 떠올려 보자. 이 음식은 ‘떡’과 ‘소시지’라는 식재료 두 개를 쌓아서 만든다. MCP 역시 낸드(a)와 D램(b)처럼 완전히 다른 성질의 얇은 칩(a/b)을 모으고 쌓아서 제작한다. 과거에는 동종 칩을 여러 장 쌓아 구현하는 제품도 MCP 영역에 포함했으나, 현재는 여러 개의 칩을 합친다는 의미로 많이 쓰인다.

여러 개의 칩을 모아 쌓는 이유는 전력 소모량과 칩 크기를 모두 최소화하면서 고용량을 구현하기 위함이다. 다시 말해, 효율 향상 및 모바일 최적화다. 꼬치 간식을 떡 따로, 소시지 따로 먹는다고 생각해 보자. 식탁 위에 떡과 소시지 접시가 따로 놓이며 불필요한 공간을 많이 차지하게 된다. 하나씩 번갈아 먹어야 하기에 번거롭기까지 하다. 반면 꼬치로 모으면 공간을 적게 차지하며, 먹기에도 효율적이다.

MCP도 마찬가지다. MCP는 국제반도체표준화회의(JEDEC)가 규정한 두께 규격 1.4㎜ 이하로 제작된다. 특히 국제반도체표준화회의는 고객 및 시장 동향에 따라 축소된 패키지 두께 규격을 요구하고 있다. 이처럼 MCP는 작은 크기, 얕은 두께 안에 여러 개의 칩이 포함돼 패키지를 소형화하는 데 유용하기에 각 칩이 차지하는 공간이 줄어든다. 기기에 부착하는 과정도 단순화한다. 기기 메인 기판에 낸드 따로, D램 따로 장착하는 방식과 비교해 기기 제조 과정이 단순해진다는 이야기다. 여러 칩을 한 번에 구동해 전력 효율도 좋다. 이런 이유로 MCP는 소형 칩을 선호하는 모바일 분야에서 주로 쓰인다.

MCP의 조합 방식은 다양하다. 낸드와 D램을 예로 들자면, 하나의 기판(Substrate) 위에 낸드와 D램을 따로 쌓는 케이스(수직 개별 적층), D램 위에 낸드를 얹어 쌓는 케이스(수직 혼합 적층) 등 여러 가지가 있다. 각 칩은 얇은 접착용 필름*을 이용해 붙이고, 금 · 구리 · 알루미늄 등으로 이루어진 선(와이어)으로 기판에 연결한다. 이후 보호재*로 감싸 최종 완성한다.

* 얇은 접착용 필름 : 칩을 보호하고 반도체를 기판에 접착하는 필름 형태의 접착제로 DAF(Die Attach Film)를 말함

* 보호재 : 칩을 밀봉해 열·습기·충격으로부터 보호하는 역할, 에폭시 밀봉재(EMC, Epoxy Molding Compound)가 주로 쓰임

SK하이닉스는 이와 같은 MCP를 지난 2001년부터 시작해 20년 이상 생산하고 있다. 2007년 세계 최초 24단 낸드 MCP를 선보이는 등[관련기사] 정교한 공정으로 50㎛(마이크로미터) 이하의 칩을 제어하고, 적층해 경쟁력 있는 MCP 제품을 내놓고 있다. 회사는 고집적도 제품의 글로벌 모바일 수요가 지속적으로 증가함에 따라 제품 개발을 지속해 수익성을 높여간다는 계획이다.

Adv. PKG (3) – VFO “요즘 대세 팬아웃 WLP를 D램 쌓기에 접목”

VFO(Vertical wire Fan Out), 직선은 곡선보다 짧고 빠르다. 칩과 회로를 연결하는 전선 즉, 와이어(Wire) 이야기다. VFO는 기존 곡선 와이어 본딩(Wire bonding)을 수직으로 연결하여 공간을 최소화하고 전력 소모를 줄이는 기술인데, 칩 면적 바깥에 와이어를 연결하여 패키지 크기에 부담을 주던 팬아웃(Fan Out) 기술에 혁신을 가져왔다.

여기서 팬아웃 WLP(Fan Out Wafer Level Package)는 기판(Substrate) 없이 칩 바깥 영역에 바로 데이터 출입(I/O) 단자를 붙여 반도체를 만드는 후공정 패키지 기술을 말한다. 이 팬아웃 WLP 제품은 기판이 없는 만큼 두께가 얇다. 반도체와 메인 기판 사이 배선 길이가 감소하여 향상된 전기적 특성을 갖췄고 열효율도 높다. 또한, 더 많은 데이터 출입구를 배치할 수 있어 고성능 제품을 구현하는 데도 적합하다.

그런데 우수한 특성에도 불구하고 그동안 팬아웃 WLP 기술을 메모리에 활용하는 데는 한계가 있었다. 칩을 쌓고 양옆에 곡선의 와이어를 붙여 기판에 연결하는 구조는 메모리에 팬아웃 WLP 기술을 적용하기엔 적합하지 않았기 때문.

이 한계를 극복한 것이 SK하이닉스가 세계 최초로 개발한 VFO다. SK하이닉스는 수직의 버티컬 와이어(Vertical Wire)를 활용, D램을 적층하면서 최적의 팬아웃 WLP를 구현했다. 여기에 수직 와이어가 주는 장점까지 더했다. 전기 신호가 지나는 선을 긴 곡선에서 짧은 직선으로 바꾸어 전력 효율을 더욱 높인 것이다. 산비탈을 타고 빙빙 돌아서 가야 하는 길에 수직의 터널을 뚫어 더 적은 힘과 시간을 들여 목적지에 도착할 수 있게 했다고 보면 된다.

이러한 장점 덕분에 VFO는 지난 IEEE 2023에서 발표되며, 모바일 기기 트렌드에 부합하는 메모리 기술로 주목받기도 했다[관련기사].

최근 SK하이닉스는 VFO 기술 개발을 마치고 검증을 진행했는데, LPDDR 제품에서 기존 와이어 제품 대비 유의미한 성과를 거뒀다. 기다란 곡선 와이어에서 짧은 수직 와이어로 교체하며 와이어 길이가 4.6배 줄었고, 전력 효율은 4.9% 개선됐다. 방열 성능도 1.4% 향상된 결과를 보였다. 눈에 띄는 부분은 패키지 두께다. SK하이닉스는 무려 27%에 달하는 패키지 다이어트에 성공했다.

최근 업계는 스마트폰 고사양화에 발맞추고, 스마트폰 내 배터리 용량 확보를 위해 부품 크기를 줄이고자 팬아웃 WLP 도입을 가속하고 있다. SK하이닉스는 VFO를 통해 모바일에 더욱 최적화한 메모리를 개발, 고객의 요구사항을 만족시키며 글로벌 시장을 선도할 수 있게 됐다.

Adv. PKG (4) – 어드밴스드 MR-MUF “안정적 · 효율적 12단 HBM3 완성”

어드밴스드 MR-MUF를 이해하려면 MR-MUF(Mass Reflow-Molded UnderFill)부터 알아야 한다. MR-MUF는 다수의 칩을 적층할 때 한번에 포장하는 기술이다.

HBM은 TSV*로 1,024개의 통로(데이터 출입구(I/O))를 낸 D램 칩 여러 개를 쌓아서 데이터 다니는 길, 즉 대역폭을 넓힌 메모리다. 여기서 적층된 칩을 수직으로 관통하는 1,024개 통로는 와이어 없이 연결하고 칩은 보호재로 감싸는데, 이때 쓰는 기술이 MR-MUF다[관련기사].

* TSV(Through Silicon Via) : D램 칩에 수천 개의 미세 구멍을 뚫어 상하층 칩의 구멍을 수직 관통하는 전극으로 연결하는 기술. SK하이닉스는 TSV 기술을 활용해 최대 819GB/s(초당 819기가바이트) 데이터 처리 속도를 가진 HBM3를 개발함

MR-MUF 기술은 수직 적층된 칩을 효율적으로 연결하는 데 강점이 있다. 제조 과정에서 생산성을 끌어올리면서 제품 신뢰도를 높이는 혁신적인 공정 기술인 것이다.

먼저 매스 리플로우(MR, Mass Reflow)에서는 수직 적층된 칩과 회로를 연결하는데, 각 칩의 통로 아래에는 가교 역할을 하는 마이크로 범프(Micro Bump, 이하 범프)가 붙는다. 이 범프의 납 소재가 녹으면서 위아래 칩의 통로가 연결되는 것이다. 이때 모든 범프를 한번에 녹여 칩을 잇는데, 이를 리플로우(Reflow)라고 한다. 대량의 범프를 녹인다는 의미에서 앞에 매스(Mass)가 붙는다.

몰디드 언더필(MUF, Molded UnderFill)은 칩을 보호하기 위해 칩 사이와 칩 주변 등 외부에 보호재를 씌우는 공정 기술이다. 보호재로 칩 사이를 채우는 작업을 언더필(UnderFill), 칩을 감싸는 작업을 몰딩(Molding)이라 부르며, 이 과정을 동시에 진행하는 것을 말한다.

MR-MUF를 이해했다면 왜 어드밴스드(Advanced)가 붙는지 살펴볼 차례다. 어드밴스드 MR-MUF는 기존의 단점을 보완한 기술이다. MR-MUF에선 리플로우가 고열로 진행되다 보니, 칩이 휘어지는 현상(Warpage)이 발생했다(이 문제로 기존에는 MR-MUF 공정을 적용하는 데 어려움이 있었다).

SK하이닉스는 MR-MUF의 장점 때문에 이 기술을 고수했는데, 문제는 12단 HBM3를 개발하면서 불거졌다. 칩 두께가 기존 대비 40% 더 얇아지면서, 휘어짐을 극복할 신기술 개발이 필요해진 것. 이에 SK하이닉스는 업계 최초로 ‘칩 제어 기술’을 도입하고, ‘신규 보호재’로 열 방출까지 개선해 냈다. 이 두 가지가 더해져 탄생한 기술이 어드밴스드 MR-MUF다.

칩 제어 기술은 칩 하나를 쌓을 때마다 순간적으로 높은 열을 가하는 식으로 구현한다. 이때 상단 칩 아래에 붙은 범프가 하단 칩 위에 있는 얇은 패드에 가접합된다. 패드는 칩을 단단하게 잡아 휘어짐을 예방한다. 이 과정은 칩을 쌓을 때마다 반복한다. 작업이 끝나면 MR-MUF로 최종 접합하고 포장하는데, 포장 시에는 방열 효과가 더욱 뛰어난 신규 보호재를 쓴다.

SK하이닉스가 신규 공법까지 개발하며 MR-MUF를 고수한 이유는 이 기술이 가진 안정성과 효율성 때문이다. 오븐에 수많은 호떡을 차곡차곡 쌓고, 일정한 열로 굽는다고 생각해 보자. 열이 고르게 퍼져 알맞게 구워진 호떡 수십 개를 한 번에 만들 수 있다. MR-MUF는 바로 이 오븐과 방법이 유사하다. 오븐에 굽듯 열을 고르게 가하고 모든 칩을 한번에 접착하기에 안정적이고 효율적이다. 칩 사이에 보호재를 채우고 포장 작업을 동시에 진행하여 더욱 효율성이 높다.

실제로 SK하이닉스는 이 기술로 기존 대비 생산성을 3배 개선한 효과를 봤다. 얇은 칩을 12단으로 쌓아 HBM3를 구현한 것과 열 방출을 36% 개선한 것도 이 기술 덕분이다. 이렇게 SK하이닉스는 최첨단 패키지 기술로 현존 최대 용량, 고성능 24GB 12단 HBM3를 개발[관련기사]하면서 두께는 16GB 8단 제품과 동일하게 유지하는 혁신을 이뤘다.

한편, SK하이닉스는 향후 본딩 기술을 고도화해 HBM에 적용할 예정이다. 적용 중인 범프 없이 칩과 칩을 접착하고, 데이터 통로를 곧바로 연결하는 ‘하이브리드 본딩(Hybrid bonding)’을 통해 신제품을 개발, HBM 시장 리더십을 지속해서 유지해 나간다는 목표다.

이번 Pathfinder에서는 웨이퍼의 공정 미세화 한계를 혁신적으로 해결하며 솔루션을 찾아가는 SK하이닉스의 첨단 패키지 기술을 알아봤다. SK하이닉스는 칩렛, MCP, VFO, 어드밴스드 MR-MUF 등 첨단 패키지 기술로 한 발짝 다가온 반도체 융합(Convergence) 시대를 맞이하고 HBM, PIM, CXL 등 융합 시대의 걸맞은 제품을 선제적으로 개발하며 시장 우위를 선점해 나가고자 한다.

아울러 회사는 머지않아 도래할 이종 집적(Heterogeneous Integration) 시대에 대응할 수 있도록 어드밴스드 패키지 기술을 더욱 고도화해 나갈 계획이다.

“가장 어려웠던 일은 속도를 검증하는 것이었습니다. 모바일용 D램에 HKMG 공정을 도입했는데 이 제품 속도를 측정하는 테스트 장비가 없는 거에요. 세계 최고 속도 9.6Gbps를 개발하는 것이라서… 측정 시스템에서도 속도제한이 걸려 검증이 쉽지 않았습니다. 결국 속도에 영향을 주는 항목들을 하나하나 뽑아내 목표치를 맞추면서 개발하게 되었습니다.”

지난 2022년 11월 SK하이닉스는 8.5Gbps 동작 속도와 함께 세계 최저 구동 전력인 1.01~1.12V를 구현한 모바일용 D램 LPDDR5X(Low Power Double Data Rate 5X)를 출시했다. 이어 올해 1월에는 다시 세계 최고속 9.6Gbps의 LPDDR5T 개발에 성공, 모바일용 D램의 역사를 새롭게 썼다.

스마트폰에 들어가는 모바일용 D램은 크기가 작아야 하고 소비전력이 낮아야 한다. 또 더 많은 기능을 수행하기 위해 속도는 더욱 빨라져야 한다. 하지만 미세화(Scaling)*의 한계에 다다른 현시점에서 기술 난이도는 점점 더 높아지고 있다.

그럼에도 불구하고 SK하이닉스가 모바일용 D램 강자 지위를 공고히 할 수 있었던 ‘기술력의 비밀’은 무엇일까? High-K Metal Gate(이하 HKMG) 공정을 세계 최초로 모바일용 D램에 적용했다는 것이다. 바로 그 HKMG 공정의 원리부터 LPDDR5X, LPDDR5T 도입 과정까지, 뉴스룸에서 정리했다.

세계 최고속, 저전력 모바일용 D램을 완성한 ‘HKMG 공정’

사실 HKMG는 10여 년 전부터 상용화되어 왔다. 획기적인 기술임에도 불구하고 1)기술 자체의 높은 난이도 2)기존 소재 대비 공정 비용 증가 3)예측할 수 없는 리스크 4)전자 누출을 제어하기 위한 기술 개발의 어려움 등 다양한 난제들이 있었다. 무엇보다 모바일용 D램 분야에는 한번도 적용된 적 없던 기술이기에, SK하이닉스 역시 긴 고민이 필요했다.

결국 실패 가능성이라는 리스크를 감수하고, SK하이닉스는 모바일용 D램의 패러다임을 바꿀 ‘도전’을 감행했다. 이는 모바일용 D램의 두뇌와 심장을 바꾸는 것과 맞먹는 일이었다.

모바일용 D램 주변부(Peri) 트랜지스터에 HKMG를 적용하는 건 큰 도전이었다. 일반적으로 D램은 데이터 저장이 이뤄지는 셀 트랜지스터와 데이터의 입출력을 담당하는 주변부 트랜지스터로 이뤄지는데, 주변부에 HKMG를 적용하면서 동시에 셀과 주변부 간의 연결 문제를 고려해 셀에는 영향을 최소화해야 했기 때문이다.

셀(Cell) 공정이 미세화 됨에 따라 셀을 구동하는 주변 회로의 면적도 줄어들었다. 이로 인해 전하를 공급하는 트랜지스터의 크기가 줄어들면서 게이트 절연막의 두께가 감소하는데 여기서 문제가 발생된다. 기존 모바일용 D램의 절연막 소재인 실리콘옥사이드(SiON)가 ‘속도’ 측면에서 한계를 드러내고 있는 것. 게다가 절연막의 두께가 감소할수록 누설 전류량이 증가하여 전력 손실이 발생되기 때문에 효율성 측면에서 문제가 드러났다.

솔루션을 찾기 위해 SK하이닉스는 절연막에 기존 절연막보다 5배 정도 유전율*이 높은 High-K 물질을 적용했다. 똑같은 전압을 가하더라도 같은 면적과 두께라면 High-K 물질을 적용한 절연막이 기존 실리콘옥사이드(SiON)보다 5배 더 많은 전하를 모을 수 있게 된다. 즉 유전율이 높은 High-K 물질로 절연막을 만들어 두께와 누설 전류를 줄일 수 있는 것이다.

그런데 기존 게이트에 적용된 폴리실리콘(poly-Si)과 High-K 물질을 함께 사용하면 게이트의 저항이 높아져 오히려 높은 전압이 필요하고 또한 전자의 속도가 느려지는 문제가 발생했다. 이를 해결하기 위해 게이트 물질을 금속 게이트(Metal Gate)로 교체하였다. 이로써 높은 유전율을 가진 게이트 산화물과 금속 전극을 결합한 HKMG 통합 솔루션을 완성했다.

세계 최초, 모바일용 D램 HKMG 기술 적용을 위한 여정

SK하이닉스는 가장 먼저 개발-연구-제조 부문의 소자 및 공정 전문가로 구성된 TF를 구성, 개발 업무에 착수했다. 동시에 파생(Derivative) 제품* 최초로 공정 개발 초기 단계부터 소자 설계, PE 팀 내 프로젝트 원팀 조직을 구성, 신뢰성과 품질 리스크를 점검하며 함께 이슈를 해결해 나갔다. TF의 가장 큰 목표는 기존 공정을 최대한 유지하여 비용을 최소화하면서 HKMG 기술을 접합한 통합 솔루션을 개발하는 것이었다.

단, HKMG의 특성을 이용해 속도를 높이면서 동시에 파워를 줄이는 방안이 필요했다. 하지만 파워를 줄이기 위해 전기 용량을 낮추는 것은 칩 크기의 한계 때문에 불가능했고, 결국 전압을 낮추는 설계 외에는 방법이 없던 상황. 이를 위해 설계 내부 전원을 낮추는 전력 설계(Power Architecture)와 절전모드에서 게이트 레벨을 낮추어 전력 소모를 크게 줄이는 등 혁신적인 설계 기술 아이디어를 적용했고, 마침내 저전력 경쟁력을 확보하게 되었다.

SK하이닉스, 모바일용 D램 LPDDR5X, LPDDR5T로 신화를 새롭게 쓰다. 세계 최고속, 초저전력 동시 구현

이렇게 출시된 LPDDR5X 제품은 누설 전류를 효과적으로 제어해 이전 세대 대비 33% 속도 향상(8.5Gbps)과 함께 21% 전력 감소 효과를 나타내어 환경적 측면에서도 업계의 목표 사양을 충족하면서도 에너지 효율을 높여 탄소 저감에도 기여하였다.

그리고 두 달 뒤 개발된 LPDDR5T는 LPDDR5X와 동일한 초저전압 범위에서 작동하면서 동작 속도는 13% 빠른 9.6Gbps로 현존하는 모바일용 D램 중 최고속 제품이다.

현재 HKMG 공정을 적용한 SK하이닉스의 모바일용 D램은 여러 고객으로부터 세계 최고의 성능이라는 긍정적인 피드백을 받고 있다. 또, 회사는 JEDEC(국제반도체표준협의기구)에 모바일용 D램의 신규 스펙을 제정하는 것을 추진하고 있다.

이제 SK하이닉스의 다음 목표는 HKMG 공정 개발 성공의 경험을 적극적으로 활용해 후속 제품뿐만 아니라 차세대 기술 및 제품에 더 큰 혁신을 가져오는 것이다. LPDDR5X와 LPDDR5T는 시작일 뿐이다.